一种小时延缺陷演绎模拟器实现方法技术

本发明专利技术涉及一种小时延缺陷演绎模拟器实现方法。现有方法所需内存较大、编程难度高、硬件要求高。本发明专利技术方法包括波形表示方法、故障模拟策略、演绎模拟方法。波形表示方法基于整型数据拼接的二进制位序列；故障模拟策略针对不同位置的故障，采用不同的模拟策略；演绎模拟方法建立在敏感路径标记基础上，通过敏感路径的标记，排除了故障效应重汇聚。本发明专利技术方法考虑了冒险可测，可有效提供小时延缺陷的精确模拟，加快小时延缺陷模拟速度、减小测试代价。

【技术实现步骤摘要】

本专利技术属于集成电路
，涉及数字集成电路的小时延故障缺陷模拟技术，具体是一种小时延缺陷演绎模拟器实现方法。
技术介绍
小时延缺陷是指电路中具有小于系统时钟周期的延迟缺陷，在测试中这些缺陷可能会通过短路径逃脱测试，但在以后执行某特定的功能操作时又可能会通过较长路径传播出来，从而影响芯片的可靠性。故障模拟器是集成电路设计验证和测试的必要工具。不同于固定型故障或跳变时延故障，小时延缺陷的故障模拟需要记录具体波形，因而其所需的存储开销大、故障模拟过程复杂。此外，由于集成电路的大规模和高复杂度的迅速发展，小时延缺陷测试所需的测试向量数越来越多，致使小时延缺陷模拟成本越来越高。因此，高效的小时延缺陷模拟器在降低小时延缺陷模拟成本、减少测试代价、提高测试质量上变得非常重要。串行故障模拟是最简单的故障模拟技术。串行故障模拟技术首先进行无故障电路演算，保存电路节点状态和输出结果，然后依次注入目标故障，模拟故障电路。针对每个故障重复这个过程，一次模拟一个故障。此方法实现简单，可模拟任何引入模型的故障。然而，面对如今的超大规模集成电路来说，串行故障模拟方法会由于消耗大量的CPU时间而变得不切实际。并行故障模拟技术利用计算机中的位并行思想，将好电路以及多个故障电路同时模拟。如机器字长为N，采用并行故障模拟则可以一次模拟N-1个故障，其中预留一位用来标识好电路。然而，并行模拟并不能准确模拟电路中信号的上升和下降延时。只有假定所有门都具有一样的传播延时，并行故障模拟才是最有效的。演绎模拟技术只对无故障电路进行模拟。故障电路的传播情况将在无故障电路模拟时通过结合电路的结构演算出来。这样，带有演算过程的单次模拟就可以处理完所有的故障。一般演绎模拟适用于门级模拟。演绎过程从电路的输入端到输出端按层次逐级演算。对每个信号线i生成一个故障列表Li。Li表示当前无故障模拟和故障电路中i值不同的所有的故障集合。根据门类型和对应的输入值，演绎模拟方法按照定义好的规则来计算输出信号线的故障列表。当满足演绎条件时，演绎模拟速度是极快的。并发故障模拟以最为有效的方式将事件驱动方法应用到电路的故障模拟中，能处理各种电路模型、故障模型和信号状态。该方法基本思路与演绎故障模拟方法相似，对于每个测试向量只需进行一遍模拟就可以模拟完所有故障，只是它们的故障表内容有所不同。演绎模拟的故障列表只针对信号线，列出的是会影响到这个信号线的故障，故障只是用名称和位置来进行标志。而在并发模拟中，其故障列表针对的为门，影响到这个门的输入的全部故障都包含在列表中，因此并发故障模拟中故障列表更长，故障表示的信息更丰富，包括故障的名称、位置以及门的输入和输出值。并发故障模拟基于对单个元器件的求值，它的主要缺点是模拟所需的内存太大，且无法事先精确知道模拟中所需的内存容量，给编程带来一定的难度。当模拟大规模电路时，对硬件要求也非常高。
技术实现思路
本专利技术的目的是针对现有技术的不足，提供了一种小时延缺陷演绎模拟器实现方法，实现了演绎模拟方法和传统串行模拟方法在小时延缺陷模拟中的有效结合，有效提供小时延缺陷的精确模拟，加快小时延缺陷模拟速度。本专利技术方法包括：波形表示方法、故障模拟策略、演绎模拟方法。所述的波形表示方法基于整型数据拼接的二进制位序列，具体方法是：模拟器建立在基于单位时延模型的基础上，将每个门延时的大小量化为单位时延的倍数，采用整型数据即机器字长来存储量化后的二进制位序列波形，对于每个门s的时延模拟，用2个数据表示波形：整数数据EAT(s)记录最早达到状态，二进制位串Bitmap(s)记录t＝－∞时的初始状态和EAT(s)到最终稳定态之间的波形；由于机器字长能表示的波形长度有限，采用有符号-无符号整数拼接技术来解决更长的波形表示问题，即将多个整型数拼接在一起，第一个整型数采用有符号整数，符号位存放初始状态，其余字采用无符号整数。所述的故障模拟策略针对不同位置的故障，采用不同的模拟策略，对故障影响扇出重汇聚的故障，采用传统二进制位序列波形串行模拟，其他的故障则采用演绎故障模拟方法；具体是：对电路节点进行扇出重汇聚标记，扇出重汇聚节点上的故障效应有可能通过重汇聚后彼此影响；对电路的输入敏感线进行标记，一个门的输入线为敏感输入线当且仅当改变该输入的取值后，将改变该门的输出，即该输入线上存在故障时，其故障效应可以传播到该门的输出；处理重汇聚源时，当重汇聚点扇出的多条敏感路径重汇聚时进行串行模拟，即对门进行波形模拟时，当输入线为两个以上的故障影响线时才进行串行模拟，否则进行演绎模拟。多条是指一条以上。所述的演绎模拟方法建立在敏感路径标记基础上，通过敏感路径的标记，排除了故障效应重汇聚，演绎模拟故障列表处理中不存在传统演绎方法的“与”操作，针对不同逻辑门的处理方法如下：输入a为0时，NOT门输出端c的故障列表为La∪c；输入a为1时，NOT门输出端c的故障列表为La∪c；输入a为0，输入b为0时，AND门输出端c的故障列表为c；输入a为0，输入b为1时，AND门输出端c的故障列表为La∪c；输入a为1，输入b为0时，AND门输出端c的故障列表为Lb∪c；输入a为1，输入b为1时，AND门输出端c的故障列表为[La∪Lb]∪c；输入a为0，输入b为0时，OR门输出端c的故障列表为[La∪Lb]∪c；输入a为0，输入b为1时，OR门输出端c的故障列表为Lb∪c；输入a为1，输入b为0时，OR门输出端c的故障列表为La∪c；输入a为1，输入b为1时，OR门输出端c的故障列表为c；其中Li表示信号线i上的故障列表，c表示信号线c上被激活的时延缺陷，多输入门和其它类型门，传播规则通过该规则扩展得到。本专利技术中，基于整型数据拼接的二进制序列波形表示方法实现了波形的精确表示，减少了波形存储开销，并提升了处理速度；采用字拼接技术表示波形具有较多优势：首先，波形表示长度不受跳变次数影响，相比其它波形表示方法，其存储开销更低；其次，二进制位序列的右移(首字进行有符号右移，其余前一字低位的移出位移入到下一字的高位)对应了波形的延时表示，且本专利技术只需记录部分波形，相比于以前的二进制位完整表示方法，存储开销更低，可行性更高；再次，在实际操作中，电路的基本门元件与门、或门、非门等在计算机指令中都有对应的与、或、非等操作，使得高层的波形模拟像运行在低层指令级一样，提升了模拟速度。针对不同位置的故障，采用不同的模拟策略实现了演绎模拟方法和传统串行模拟方法的有效结合，加快了模拟速度。基于敏感路径标记的演绎模拟方法简化了传统演绎模拟方法故障列表的计算，使得演绎模拟方法能有效应用于小时延缺陷模拟。附图说明图1为本专利技术二进制位序列波形表示方法示例图；图2为本专利技术演绎故障模拟中故障列表的传播规则图；图3为传统演绎故障模拟中故障列表的传播规则图；图4为无故障波形模拟示例图；图5为小时延缺陷串行模拟示例图；图6为小时延缺陷演绎模拟示例图。具体实施方式一种小时延缺陷演绎模拟器实现方法，包括：波形表示方法、故障模拟策略、演绎模拟方法。波形表示方法基于整型数据拼接的二进制位序列，具体方法是：模拟器建立在基于单位时延模型的基础上，将每个门延时的大小量化为单位时延的倍数，采用整型数据即机器字长来存储量化后的二进制位序列波形，对本文档来自技高网...

【技术保护点】
一种小时延缺陷演绎模拟器实现方法，包括：波形表示方法、故障模拟策略、演绎模拟方法；其特征在于：所述的波形表示方法基于整型数据拼接的二进制位序列；所述的故障模拟策略针对不同位置的故障，采用不同的模拟策略；所述的演绎模拟方法建立在敏感路径标记基础上，通过敏感路径的标记，排除了故障效应重汇聚。

【技术特征摘要】
1.一种小时延缺陷演绎模拟器实现方法，包括：波形表示方法、故障模拟策略、演绎模拟方法；其特征在于：所述的波形表示方法基于整型数据拼接的二进制位序列；所述的故障模拟策略针对不同位置的故障，采用不同的模拟策略；所述的演绎模拟方法建立在敏感路径标记基础上，通过敏感路径的标记，排除了故障效应重汇聚。2.如权利要求1所述的一种小时延缺陷演绎模拟器实现方法，其特征在于所述的波形表示方法具体是：模拟器建立在基于单位时延模型的基础上，将每个门延时的大小量化为单位时延的倍数，采用整型数据即机器字长来存储量化后的二进制位序列波形，对于每个门s的时延模拟，用2个数据表示波形：整数数据EAT(s)记录最早达到状态，二进制位串Bitmap(s)记录t＝－∞时的初始状态和EAT(s)到最终稳定态之间的波形；将多个整形数拼接在一起，第一个整形数采用有符号整数，符号位存放初始状态，其余字采用无符号整数。3.如权利要求1所述的一种小时延缺陷演绎模拟器实现方法，其特征在于所述的故障模拟策略中对故障影响扇出重汇聚的故障，采用传统二进制位序列波形串行模拟，其他的故障则采用演绎故障模拟方法；具体是：对电路节点进行扇出重汇聚标记；对电路的输入敏感线进行标记，一个门的输入线...

【专利技术属性】
技术研发人员：刘铁桥，王晓耘，柳毅，
申请(专利权)人：杭州电子科技大学，
类型：发明
国别省市：浙江;33