扇出封装件中的离散聚合物制造技术

封装件包括第一模制材料、位于第一模制材料中的下层级器件管芯、位于下层级器件管芯和第一模制材料上方的介电层以及延伸至第一介电层以电连接至下层级器件管芯的多条重分布线。该封装件还包括位于介电层上方的上层级器件管芯以及将上层级器件管芯模制在其中的第二模制材料。部分第二模制材料的底面与第一模制材料的顶面接触。本发明专利技术的实施例还涉及扇出封装件中的离散聚合物。

【技术实现步骤摘要】

本专利技术的实施例涉及封装件，更具体地，涉及扇出封装件中的离散聚合物。
技术介绍
随着半导体技术的发展，半导体管芯变得越来越小。然而，半导体管芯需要集成更多的功能。相应地，半导体管芯需要在更小的区域封装越来越大量的输入/输出(I/O)焊盘，并且I/O焊盘的密度上升迅速。因此，半导体管芯的封装变得更困难，并对产量产生不利的影响。封装技术可以分为两类。一类通常被称为晶圆级封装(WLP)，其中，在锯切晶圆上的管芯之前，封装晶圆上的管芯。WLP技术具有诸如更大的吞吐量和更低的成本的一些有利的特点。此外，需要较少的底部填充物或模塑料。然而，WLP技术存在弊端。传统的WLP只能是扇入式封装，其中，每个管芯的I/O焊盘限制于直接位于相应的管芯的表面上方的区域。在管芯的有限的区域的情况下，由于I/O焊盘的间距的限制，限制了I/O焊盘的数量。如果减小焊盘的间距，则可能发生焊料桥接。此外，在固定的球尺寸的要求下，焊料球必须具有一定的尺寸，这反过来限制了可以封装在管芯的表面上的焊料球的数量。在另一类封装中，管芯在封装至其它的晶圆之前从晶圆上锯切，并且仅封装“已知良好管芯”。这种封装技术的有利的特点是有形成扇出封装件的可能性，这意味着管芯上的I/O焊盘可以重新分布至比管芯本身更大的区域，并且因此可以增加封装在管芯的表面上的I/O焊盘的数量。
技术实现思路
本专利技术的实施例提供了一种封装件，包括：第一模制材料；下层级器
件管芯，位于所述第一模制材料中；第一介电层，位于所述下层级器件管芯和所述第一模制材料上方；多条重分布线，延伸至所述第一介电层以电连接至所述下层级器件管芯；上层级器件管芯，位于所述第一介电层上方；以及第二模制材料，在所述第二模制材料中模制所述上层级器件管芯，其中，部分所述第二模制材料的底面与所述第一模制材料的顶面接触。本专利技术的另一实施例提供了一种封装件，包括：第一模制材料；下层级器件管芯，位于所述第一模制材料中；第一聚合物层，位于所述下层级器件管芯和所述第一模制材料上方；多条第一重分布线，延伸至所述第一聚合物层以电连接至所述下层级器件管芯；上层级器件管芯，位于所述第一聚合物层上方；第二模制材料，在所述第二模制材料中模制所述上层级器件管芯，其中，所述第一模制材料的第一边缘和所述第二模制材料的第二边缘处于相同的平面以形成所述封装件的边缘，并且其中，部分所述第二模制材料包括彼此相对的所述第二边缘和第三边缘，所述第三边缘与所述第一聚合物层接触；以及通孔，位于所述第二模制材料中，其中，所述通孔和所述多条第一重分布线的一条将所述下层级器件管芯电连接至所述上层级器件管芯。本专利技术的又一实施例提供了一种方法，包括：在第一模制材料中模制下层级器件管芯；平坦化所述第一模制材料以暴露所述下层级器件管芯；在所述第一模制材料上方形成第一聚合物层；图案化所述第一聚合物层以形成第一沟槽；在所述第一聚合物层上方放置上层级器件管芯；在第二模制材料中模制所述上层级器件管芯，其中，所述第二模制材料填充所述第一沟槽以接触所述第一模制材料；以及平坦化所述第二模制材料以暴露所述上层级器件管芯。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该理解，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1至图11示出了根据一些实施例的在多堆叠扇出封装件的形成中的
中间阶段的截面图；图12示出了部分多堆叠扇出封装件的俯视图；图13示出了根据一些实施例的部分多堆叠扇出封装件的放大图；图14至图16示出了根据可选实施例的在多堆叠扇出封装件的形成中的中间阶段的截面图，其中，在上聚合物层中未形成开口；图17和图18示出了根据可选实施例的在多堆叠扇出封装件的形成中的中间阶段的截面图，其中，施加了液体模塑料；图19至图21示出了根据可选实施例的在多堆叠扇出封装件的形成中的中间阶段的截面图，其中，在施加液体模塑料之前实施部分切割；以及图22示出了根据一些实施例的用于形成多堆叠扇出封装件的工艺流程。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)并其此处使用的空间相对描述符可以同样地作相应的解释。根据各个示例性实施例，提供了多堆叠扇出封装件及其形成方法。示出了形成多堆叠扇出封装件的中间阶段。讨论了实施例的变化。贯穿各个
视图和说明性实施例，相同的参考标号用于指定相同的元件。图1至图11示出了根据本专利技术的一些实施例的在多堆叠扇出封装件的形成中的中间阶段的截面图。在随后的讨论中，参照图12中的工艺步骤讨论图1至图11中示出的工艺步骤。参照图1，提供了载体30，以及在载体30上方设置粘合层32。载体30可以是空白玻璃载体、空白陶瓷载体等，并且载体30可以具有圆形俯视图形状的半导体晶圆的形状。有时，载体30称为载体晶圆。例如，粘合层32可以由光热转换(LTHC)材料形成，以及也可以使用其它类型的粘合剂。根据本专利技术的一些实施例，粘合层32能够在光的热量下分解，并且因此可以从粘合层32上形成的结构释放载体30。在粘合层32上方形成缓冲层34。根据本专利技术的一些实施例，缓冲层34是由聚苯并恶唑(PBO)、聚酰亚胺等形成的聚合物层。器件管芯36放置在缓冲层34上方。相应的步骤示出为图22中示出的工艺流程中的步骤202。器件管芯36可以通过管芯附接膜38粘合至缓冲层34。管芯附接膜38的边缘与相应的上面的器件管芯36的边缘共端点(对准)。管芯附接膜38是粘合膜。多个放置的器件管芯36可以布置为包括多个行和多个列的阵列。器件管芯36可以包括具有与相应的管芯附接膜38接触的背面(面朝下的表面)的半导体衬底。器件管芯36还包括位于半导体衬底的前面(面朝上的表面)处的集成电路器件(例如，诸如包括晶体管的有源器件，未示出)。器件管芯36可以包括诸如静态随机存取存储器(SRAM)管芯、动态随机存取存储器(DRAM)管芯等的存储器管芯。器件管芯36包括位于器件管芯的顶面处的诸如金属柱40的导电部件。金属柱40电连接至器件管芯36内部的集成电路。根据本专利技术的一些示例性实施例，如图1所示，金属柱40的顶面是暴露的。金属柱40可以是铜柱，并且也可以包括诸如铝、镍等的其它的导电/金属材料。根据本专利技术的一些实施例，金属柱40的顶面与介电层42本文档来自技高网...

【技术保护点】
一种封装件，包括：第一模制材料；下层级器件管芯，位于所述第一模制材料中；第一介电层，位于所述下层级器件管芯和所述第一模制材料上方；多条重分布线，延伸至所述第一介电层以电连接至所述下层级器件管芯；上层级器件管芯，位于所述第一介电层上方；以及第二模制材料，在所述第二模制材料中模制所述上层级器件管芯，其中，部分所述第二模制材料的底面与所述第一模制材料的顶面接触。

【技术特征摘要】
2015.04.17 US 14/690,0811.一种封装件，包括：第一模制材料；下层级器件管芯，位于所述第一模制材料中；第一介电层，位于所述下层级器件管芯和所述第一模制材料上方；多条重分布线，延伸至所述第一介电层以电连接至所述下层级器件管芯；上层级器件管芯，位于所述第一介电层上方；以及第二模制材料，在所述第二模制材料中模制所述上层级器件管芯，其中，部分所述第二模制材料的底面与所述第一模制材料的顶面接触。2.根据权利要求1所述的封装件，其中，部分所述第二模制材料形成包围所述第一介电层的完整的环。3.根据权利要求1所述的封装件，其中，所述第一模制材料和所述第二模制材料形成可区分的界面。4.根据权利要求1所述的封装件，还包括：第二介电层，位于所述上层级器件管芯和所述第二模制材料上方，其中，所述第二介电层的边缘平行于所述封装件的边缘，并且所述第二介电层的边缘比所述封装件的边缘朝向所述封装件的中心凹进得更多。5.根据权利要求4所述的封装件，还包括第三模制材料，所述第三模制材料包括：包围所述第二介电层的环部，其中，所述环部与所述第二模制材料的顶面接触。6.根据权利要求5所述的封装件，其中，所述第二模制材料与所述第三模制材料的所述环部形成可区分的界面。7.根据权利要求5所述的封装件，其中，所述第三模制材料的所述环部还包括与所述第...

【专利技术属性】
技术研发人员：陈宪伟，陈洁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71