非易失性半导体存储装置制造方法及图纸

非易失性半导体存储装置即使是根据动作而不同的判定电流也不会使电路规模增加，不会损害读出动作的高速性、判定精度。该非易失性半导体存储装置的特征在于，在数据节点以及基准节点分别连接第一晶体管以及第二晶体管，在数据状态判定动作时，对数据节点以及基准节点施加电压的情况下，第一以及第二晶体管在第一动作模式下作为预充电晶体管而动作，在第二动作模式下作为反射镜晶体管而动作，切换第一、第二动作模式。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及读出电路，即使是根据校验动作而不同的判定电流，也能进行稳定的数据判定，该校验动作是用于探测在存储器单元的两端施加电压时流动的电流来进行数据读出的读出动作。
技术介绍
近年来，伴随着电子设备、尤其是移动电话(智能手机)、便携式音乐播放器、数码相机、平板终端等的需求增加，非易失性半导体存储装置的需求不断提高，实现大容量化、小型化、快速改写、快速读出、低消耗动作的技术开发正在积极开展。当前主打的非易失性存储器是闪速存储器，但改写时间为微秒或毫秒级，这成为阻碍搭载非易失性存储器的没置设备的性能提升的要因。近年来，与闪存相比可实现快速、低消耗改写的新的非易失性存储器的开发正在积极开展。例如有将变阻型元件用作存储元件的变阻型存储器(ReRAM：Resistive Random Access Memory，变阻型随机存取存储器)等。作为判定ReRAM等非易失性半导体存储装置的存储器单元的数据状态的读出电路，在将判定节点预充电到电源电压后，经由存储器单元进行放电，将因流到存储器单元的电流量而产生的判定节点的电压与参考电压的电压差放大到逻辑电平，来判定数据，这样的方法由于电压比较低，高速动作，因此采用为非易失性半导体存储装置的读出电路。但在ReRAM中，为了确保改写后的电阻特性保证以及数据保持特性，考虑实施改写动作后的低电阻状态的判定、或判定高电阻状态的动作即校验动作。在该情况下，由于相对于读出动作时的判定电阻而校验动作时的判定电阻不同，因此在读出动作、校验动作的全部动作中使用所述的读出电路的情况下，放电时的判定节点的电压过渡根据动作模式不同而不同，将电压差放大的定时在各个模式下需要最佳的定时，但有难以设计这样的定时生成电路的课题。针对这样的课题，提出如下构成(专利文献1)：与针对判定节点的预充电电路分开地追加反射镜电路，根据读出动作和校验动作来切换动作电路，由此不依赖于动作模式而使放大定时大致相同。但在这样的构成中，需要新的反射镜电路，有招致电路面积的增大的课题。其他，还提出作为定时生成电路而使用复制电路的构成(专利文献2)、和根据动作模式切换判定节点的电容负载从而能不依赖于动作模式地进行恒定的放大定时下的动作的构成(专利文献3)，但需要复杂的电路，有电路规模的增大、损害读出动作的高速性的课题。现有技术文献专利文献专利文献1：JP特开2011-165297号公報专利文献2：JP特开2011-103155号公報专利文献3：JP特开2011-108311号公報
技术实现思路
本专利技术鉴于上述的问题点而提出，涉及具备探测对存储器单元的两端施加电压时而流动的电流来判定数据的读出电路的非易失性半导体存储装置，提供一种搭载读出电路的非易失性半导体存储装置，该读出电路即使是在读出动作、校验动作中不同的判定电流也不会使电路规模增加，无损于读出动作的高速性、判定精度。为了解决上述课题，通过本专利技术提出以下那样的解决手段。本专利技术的非易失性半导体存储装置具备：至少具备第一和第二端子的存储器单元；至少具备第三和第四端子的基准单元；与所述第一端子以及所述第三端子连接的读出电路；与所述第一端子连接的第一晶体管；和与所述第三端子连接的第二晶体管，所述第一晶体管的栅极和所述第二晶体管的栅极被公共连接，还具备用于使所述第一晶体管的所述栅极和所述第二晶体管的所述栅极与所述第三端子或所述第四端子之间电短路、切断的开关。由此，能在读出动作、校验动作中使放大定时大致相同，能以少的电路构成兼顾读出动作的高速性、判定精度，进而，由于降低了LR校验动作的位线施加电压，因此能提供能减低消耗电流的非易失性半导体存储装置。附图说明图1是本专利技术的第1实施方式所涉及的非易失性半导体存储装置的电路图。图2是利用本专利技术的第1实施方式所涉及的电阻变化元件的存储器单元的电路图。图3是利用本专利技术的第1实施方式所涉及的电阻变化元件的另外存储器单元的电路图。图4是本专利技术的第1实施方式所涉及的基准单元的电路图。图5是本专利技术的第1实施方式所涉及的另外基准单元的电路图。图6是本专利技术的第1实施方式所涉及的开关电路的电路图。图7是本专利技术的第1实施方式所涉及的判定电路的电路图。图8是本专利技术的第1实施方式所涉及的控制电路的电路图。图9是表示利用本专利技术的第1实施方式所涉及的非易失性半导体存储装置的读出动作波形的图表。图10是表示利用本专利技术的第1实施方式所涉及的非易失性半导体存储装置的LR校验动作波形的图表。图11是表示利用本专利技术的第1实施方式所涉及的非易失性半导体存储装置的HR校验动作波形的图表。图12是本专利技术的第2实施方式所涉及的非易失性半导体存储装置的电路图。图13是本专利技术的第2实施方式所涉及的补偿电路的电路图。图14是本专利技术的第2实施方式所涉及的控制电路的电路图。图15是表示利用本专利技术的第2实施方式所涉及的非易失性半导体存储装置的读出动作波形的图表。图16是表示利用本专利技术的第2实施方式所涉及的非易失性半导体存储装置的LR校验动作波形的图表。图17是表示利用本专利技术的第2实施方式所涉及的非易失性半导体存储装置的HR校验动作波形的图表。图18是本专利技术的第3实施方式所涉及的非易失性半导体存储装置的电路图。图19是本专利技术的第3实施方式所涉及的开关电路的电路图。图20是本专利技术的第3实施方式所涉及的控制电路的电路图。图21是表示利用本专利技术的第3以及第4实施方式所涉及的非易失性半导体存储装置的读出动作波形的图表。图22是表示利用本专利技术的第3以及第4实施方式所涉及的非易失性半导体存储装置的LR校验动作波形的图表。图23是表示利用本专利技术的第3以及第4实施方式所涉及的非易失性半导体存储装置的HR校验动作波形的图表。图24是本专利技术的第4实施方式所涉及的非易失性半导体存储装置的电路图。图25是本专利技术的第4实施方式所涉及的补偿电路的电路图。图26是本专利技术的第5实施方式所涉及的非易失性半导体存储装置的电路图。图27是本专利技术的第5实施方式所涉及的钳位电压切换电路的电路图。图28是表示利用本专利技术的第5以及第6实施方式所涉及的非易失性半导体存储装置的读出动作波形的图表。图29是表示利用本专利技术的第5以及第6实施方式所涉及的非易失性半导体存储装置的LR校验动作波形的图表。图30是表示利用本专利技术的第5以及第6实施方式所涉及的非易失性半导体存储装置的HR校验动作波形的图表。图31是本专利技术的第6实施方式所涉及的非易失性半导体存储装置的电路图。图32是本专利技术的第7实施方式所涉及的非易失性半导体存储装置的电路图。图33是本专利技术的第7实施方式所涉及的钳位电压切换电路的电路图。图34是表示利用本专利技术的第7以及第8实施方式所涉及的非易失性半导体存储装置的读出动作波形的图表。图35是表示利用本专利技术的第7以及第8实施方式所涉及的非易失性半导体存储装置的LR校验动作波形的图表。图36是表示利用本专利技术的第7以及第8实施方式所涉及的非易失性半导体存储装置的HR校验动作波形的图表。图37是本专利技术的第8实施方式所涉及的非易失性半导体存储装置的电路图。图38是本专利技术的第8实施方式所涉及的补偿电路的电路图。图39是本专利技术的第8实施方式所涉及的补偿电路的电路图。具体实施方式以下参考附图对本专利技术的实施方式进行说明。《第1实施方式》在图1到图8示出本专利技术的第本文档来自技高网...

【技术保护点】
一种非易失性半导体存储装置，具备：至少具备第一端子和第二端子的存储器单元；至少具备第三端子和第四端子的基准单元；与所述第一端子以及所述第三端子连接的读出电路；与所述第一端子连接的第一晶体管；和与所述第三端子连接的第二晶体管，所述第一晶体管的栅极和所述第二晶体管的栅极被公共连接，所述非易失性半导体存储装置还具备：用于使所述第一晶体管的所述栅极和所述第二晶体管的所述栅极、与所述第三端子或所述第四端子之间电短路、切断的开关。

【技术特征摘要】
【国外来华专利技术】2014.02.20 JP 2014-0303091.一种非易失性半导体存储装置，具备：至少具备第一端子和第二端子的存储器单元；至少具备第三端子和第四端子的基准单元；与所述第一端子以及所述第三端子连接的读出电路；与所述第一端子连接的第一晶体管；和与所述第三端子连接的第二晶体管，所述第一晶体管的栅极和所述第二晶体管的栅极被公共连接，所述非易失性半导体存储装置还具备：用于使所述第一晶体管的所述栅极和所述第二晶体管的所述栅极、与所述第三端子或所述第四端子之间电短路、切断的开关。2.根据权利要求1所述的非易失性半导体存储装置，其中，在所述第一晶体管的所述栅极连接第一控制端子，在所述开关连接对所述开关的短路、切断进行控制的第二控制端子，所述非易失性半导体存储装置具备切换所述第一控制端子以及所述第二控制端子的控制的控制电路。3.根据权利要求2所述的非易失性半导体存储装置，其中，所述非易失性半导体存储装置具备至少多个所述存储器单元。4.根据权利要求2或3所述的非易失性半导体存储装置，其中，所述第一晶体管以及所述第二晶体管是PMOS晶体管，所述控制电路进行控制，以使在第一动作模式下，将所述第一控制端子设定为使所述第一晶体管以及所述第二晶体管通电，将所述第二控制端子设定为使所述开关切断，所述第一晶体管以及所述第二晶体管作为对所述第一端子以及所述第三端子施加第一电压的预充电晶体管动作，在第二动作模式下，将所述第一控制端子设为高阻抗，将所述第二控制端子设定为使开关短路，由此所述第一晶体管以及所述第二晶体管作为对所述第一端子以及所述第三端子施加所述第一电压的反射镜晶体管动作。5.根据权利要求4所述的非易失性半导体存储装置，其中，所述第一晶体管以及所述第二晶体管是NMOS晶体管。6.根据权利要求1～5中任一项所述的非易失性半导体存储装置，其中，所述基准单元的至少2个以上的电阻的一端与所述第三端子或所述第四端子并联连接，在对应于所述第一动作模式或所述第二动作模式，电阻的一端与所述第三端子连接时，所述电阻的另一端与所述第四端子电连接，或者在对应于所述第一动作模式或所述第二动作模式，电阻的一端与所述第四端子连接时，所述电阻的另一端与所述第三端子电连接。7.一种非易失性半导体存储装置，具备：存储器单元；基准单元；和读出电路，根据因对所述存储器单元和所述基准单元施加电压而在所述存储器单元和所述基准单元中流动的电流差所产生的电压差来判定数据状态，在所述存储器单元连接第一晶体管，在所述基准单元连接第二晶体管，在第一动作模式下所述第一晶体管以及所述第二晶体管作为预充电晶体管动作，在第二动作模式下所...

【专利技术属性】
技术研发人员：中山雅义，村久木康夫，圆山敬史，
申请(专利权)人：松下知识产权经营株式会社，
类型：发明
国别省市：日本;JP