一种主从框级联系统及其时序补偿方法技术方案

本发明专利技术公开了一种主从框级联系统及其时序补偿方法，包括一主框和一从框，主框和从框之间通过电缆相互进行数据交换，所述主框包括一FPGA模块，所述FPGA模块至少包括一时序调整单元，所述时序调整单元用来计算接收数据信号的帧头的第一延时时间，根据所述第一延时时间将数据信号延时第二延时时间，使所述数据信号的帧头对准所述数据信号的时隙0，保证了主框和从框之间级联信号的时序宽裕，从而不会出现误码，提高了信号质量。

【技术实现步骤摘要】

本专利技术涉及通信
，特别是涉及一种主从框级联系统及其时序补偿方法。
技术介绍
在窄带系统中，通常通过电缆把主框和从框的单板信号互联起来，实现主框和从框之间的数据通信。现有技术中，采用主从框级联电路设计方案如图1所示。图1是主框和从框单板信号的连接图，请参见图1，主框单板的窄带时隙交换芯片TSI芯片负责整个系统的时隙交换，其中数据帧的参数是：帧频率为8KHz，一帧长度为125uS，一帧有32个时隙。时钟源提供帧头信号F0和时钟信号CLK给TSI芯片,并通过背板连接器提供给从框的E1芯片作为该芯片的帧头信号F0_E1和时钟信号CLK_E1。从框单板的E1芯片和主框单板的TSI芯片有9路数据通信。TSI芯片的9路发送信号TD[0..8]通过电缆和E1芯片9路接收信号RD_E1[0..8]相连，TSI芯片的9路接收信号RD[0..8]通过背板和E1芯片的9路发送信号TD_E1[0..8]相连，实现主框和从框的窄带数据通信。在芯片TSI的发送信号路径上，TD[0..7]、F0和CLK信号通过电缆连接，到达从框上的E1芯片，分别为TD_E1[0..7]信号、F0_E1和CLK_E1信号,三类信号经历同样的电缆传输时延，对于从框单板的E1芯片的输入来说，这些信号时序正确。但是在TSI的接收信号路径上，E1芯片的输出信号TD_E1[0..8]是以F0_E1和CLK_E1信号为时序基准的，经过电缆传输到主框的TSI芯片的输入信号RD[0..8]上，TSI是以F0和CLK为时序基准处理RD[0..8]信号的，即RD[0..8]相对于F0和CLK偏差了两个电缆长度的时延。现有技术方案的缺点：窄带系统对于时序要求严格，信号相对于帧头不能有太大的时延，否则会导致误码，甚至通信中断。TSI的接收信号RD[0..8]相对于帧头信号F0和时钟CLK有两个电缆长度的时延，为了保证通信的正确性，必须减少电缆长度，减少传输时延，这样就限制了电缆长度的设计。同时，由于机框间互连线多，会导致背板连接器的体积大，占用大的PCB空间，增加设计成本，而且电缆比较粗，捆扎折弯困难。因此，如何解决主从框级联信号时序裕度小的问题，是本领域的技术人员普遍关注的问题。
技术实现思路
鉴于此，本专利技术的目的在于提供一种主从框级联系统及其时序补偿方法，保证了主框和从框之间级联信号的时序宽裕，从而不会出现误码，提高了信号质量。根据上述专利技术目的，本专利技术提供了一种主从框级联系统，包括一主框和一从框，主框和从框之间通过电缆相互进行数据交换，所述主框包括一FPGA模块，所述FPGA模块至少包括一时序调整单元，所述时序调整单元用来计算接收数据信号的帧头的第一延时时间，根据所述第一延时时间将数据信号延时第二延时时间，使所述数据信号的帧头对准所述数据信号的时隙0。优选地，所述主框还包括TS1模块、时钟源模块、第一FPGA模块和第一背板连接模块，具体包括：TS1模块，和第一FPGA模块相连接，用于负责系统的时隙交换；时钟源模块，分别与所述TS1模块和第一FPGA模块相连接，用于提供时钟信号和帧头；第一FPGA模块，和第一背板连接模块连接，用于对发送数据信号作并串转换和对接收数据信号串并转换，并且对接收的数据信号作时序调整；第一背板连接模块，与电缆连接，用于发送数据信号至从框和接收来自从框的数据信号。优选地，所述从框还包括第二背板连接模块、第二FPGA模块和E1模块，具体包括：第二背板连接模块，与电缆连接，用于发送数据信号至主框和接收来自主框的数据信号；第二FPGA模块，与所述第二背板连接模块连接，用于对发送数据信号并串转换和对接收数据信号串并转换；E1模块，与所述第二FPGA模块连接，用于对接收的数据信号处理和发送数据信号到所述第二FPGA模块。优选地，所述第二延时时间＝125us－所述第一延时时间。优选地，所述第一FPGA模块具体包括：第一发送单元，用于将来自所述TS1模块的接收数据信号、时钟和帧头作并串转换，并在串行信号中增加起始位和停止位信息，所述起始位和停止位信息包括时钟信息和解码标识位；第一接收单元，用于将接收来自从框的数据信号作串并转换，并且恢复出时钟信号和帧头；时序调整单元，用于将串并转换后的数据信号和恢复出的时钟和帧头作时序调整，然后将调整后的数据信号、时钟和帧头发送至所述TS1模块。优选地，所述第二FPGA模块具体包括：第二发送单元，用于将来自所述E1模块的接收数据信号、时钟和帧头作并串转换，并在串行信号中增加起始位和停止位信息，所述起始位和停止位信息包括时钟信息和解码标识位；第二接收单元，用于将来自主框的接收数据信号作串并转换，并且恢复出时钟和帧头信号。本专利技术还提供了主从框级联系统的时序补偿方法，所述方法包括：比较计算所述第一FPGA模块的接收数据信号的帧头和所述时钟源模块提供的帧头获取第一延时时间，根据所述第一延时时间将数据信号延时第二延时时间，所述第二延时时间＝125us－所述第一延时时间，使所述数据信号的帧头对准所述数据信号的时隙0。与现有技术相比，本专利技术一种主从框级联电路设计系统及其时序补偿方法，具有以下有益效果：保证了主框和从框之间级联信号时序的宽裕，不会出现误码，提高了信号通信质量；减少主框和从框之间的互连信号，减少了单板接口连接器的管脚及体积，降低了系统成本；减少了主框和从框之间互连电缆的线数，使线缆折弯捆扎更容易；可以使主框和从框之间的互联电缆的设计长度范围变宽。附图说明图1为现有技术的主从框级联设计电路结构图；图2为本专利技术实施例的一种主从框级联系统结构图；图3为本专利技术较佳实施例的一种主从框级联系统结构图；图4为本专利技术实施例的第一FPGA模块结构图；图5为本专利技术实施例的第二FPGA模块结构图；图6为本专利技术中第一FPGA模块的发送单元的信号并串转换时序图；图7为本专利技术中的一FPGA模块的接收单元的信号串并转换时序图；图8为本专利技术中第一FPGA模块的时序调整单元的时序图。具体实施方式正如
技术介绍
中提及的，如何解决主从框级联信号时序裕度小的问题是普遍关注的问题。因此，本专利技术在主框中增加了具有时序调整的FPGA模块，从而增加了主框和从框之间级联信号时序的裕度，提高了通信信号质量。以下通过特定的具体实例并结合附图说明本专利技术的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本专利技术的其它优点与功效。本专利技术亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本专利技术的精神下进行各种修饰与变更。图2为本专利技术一个实施例的一种主从框级联系统结构图。从图2中所示，该系统包括一主框和一从框，主框和从框之间通过电缆相互进行数据交换，主框包括一FPGA模块，该FPGA模块至少包括一时序调整单元，所述时序调整单元用来计算接收数据信号的帧头的第一延时时间，根据所述第一延时时间将数据信号延时第二延时时间，使所述数据信号的帧头对准所述数据信号的时隙0。优选地，主框包括TS1模块20、时钟源模块21、第一FPGA模块22和第一背板连接模块23，具体包括；TS1模块20，和第一FPGA模块22相连接，用于负责系统的时隙交换；时钟源模块21，分别和TS1模块20与第一FPGA模块22相连接，用于提供时钟信号和帧头；第一FPG本文档来自技高网...

【技术保护点】
一种主从框级联系统，包括一主框和一从框，主框和从框之间通过电缆相互进行数据交换，其特征在于，所述主框包括一FPGA模块，所述FPGA模块至少包括一时序调整单元，所述时序调整单元用来计算接收数据信号的帧头的第一延时时间，根据所述第一延时时间将数据信号延时第二延时时间，使所述数据信号的帧头对准所述数据信号的时隙0。

【技术特征摘要】
1.一种主从框级联系统，包括一主框和一从框，主框和从框之间通过电缆相互进行数据交换，其特征在于，所述主框包括一FPGA模块，所述FPGA模块至少包括一时序调整单元，所述时序调整单元用来计算接收数据信号的帧头的第一延时时间，根据所述第一延时时间将数据信号延时第二延时时间，使所述数据信号的帧头对准所述数据信号的时隙0。2.如权利要求1所述的一种主从框级联系统，其特征在于，所述主框还包括TS1模块、时钟源模块、第一FPGA模块和第一背板连接模块，具体包括：TS1模块，和第一FPGA模块相连接，用于负责系统的时隙交换；时钟源模块，分别与所述TS1模块和第一FPGA模块相连接，用于提供时钟信号和帧头；第一FPGA模块，和第一背板连接模块连接，用于对发送数据信号作并串转换和对接收数据信号串并转换，并且对接收的数据信号作时序调整；第一背板连接模块，与电缆连接，用于发送数据信号至从框和接收来自从框的数据信号。3.如权利要求1所述的一种主从框级联系统，其特征在于，所述从框还包括第二背板连接模块、第二FPGA模块和E1模块，具体包括：第二背板连接模块，与电缆连接，用于发送数据信号至主框和接收来自主框的数据信号；第二FPGA模块，与所述第二背板连接模块连接，用于对发送数据信号并串转换和对接收数据信号串并转换；E1模块，与所述第二FPGA模块连接，用于对接收的数据信号处理和发送数据信号到所述第二FPGA...

【专利技术属性】
技术研发人员：王亦鸾，
申请(专利权)人：上海斐讯数据通信技术有限公司，
类型：发明
国别省市：上海;31