一种基于FPGA的时间数字变换器制造技术

本发明专利技术公开了一种基于FPGA的时间数字变换器，其包括脉冲信号发生器、双采样多抽头的信号延迟链、抽头重排序联接网络、温度计码到二进制码转换电路、可选用的标定电路，粗时钟计数电路和变换结果输出电路。脉冲信号发生器在被测信号的触发下产生一个脉冲信号并馈入到双采样多抽头的信号延迟链传输，双采样多抽头的状态在一系统时钟的控制下被采样输出，经过抽头重排序连接网络变换顺序后，送入温度计码到二进制码变换电路，输出代表被测信号到达时间的时间戳的二进制码，和在系统时钟控制下的粗计数器的输出结果结合，输出为最终测试结果。本发明专利技术可显著提高时间测量的精度。

【技术实现步骤摘要】

本专利技术属于时间量的数字化测量领域，具体涉及一种基于FPGA的时间数字变换器(TDC：Time-to-Digital Converter)。
技术介绍
时间测量是指测量一个事件发生的时刻，或者是测量两个事件之间的时间间隔。时间测量技术在许多领域都具有重要应用，例如高能物理实验研究、核医学成像、军事和民用雷达，以及激光测距等领域都需要高精度的时间测量技术。时间数字变换器(TDC：Time-Digital-Convertor)就是一种将时间量转化为数字量以实现一个事件发生时刻的记录的功能器件。对于两个事件之间的时间间隔的测量，一般可以由两个TDC分别测量两个事件的发生时刻，两个发生时刻的差值就是该两个事件的时间间隔。目前，TDC的实现载体可分为基于ASIC(Application Specific Integrated Circuit)专用芯片和基于FPGA(Field Programmable Gate Array)可编程器件两种。随着FPGA技术的不断发展，单片FPGA能够提供的逻辑资源量越来越大，其可编程配置的灵活性也越来越强，FPGA已经成为数字系统集成设计的平台。在此平台上，如果能够同时实现一些物理量的测量，例如时间量的测量，无疑对基于FPGA的用户特制的数据获取和处理系统有重要意义。基于FPGA将事件发生时刻进行数字化，最简单的实现方法是用一个高速时钟计数器实现。在被测信号到来时，记录下当时的计数器的状态，该状态就是事件发生时刻的时间测量值。该方法的TDC精度就是计数器时钟信号的周期。为了获得高测量精度，可采用一种时间内插技术来测量被测信号在一个系统时钟周期内的精细位置，目前基于FPGA技术最常用的时间内插技术是设法构造出一条由多个延迟单元联成的延迟链。该延迟链的总延迟时间长度要大于一个系统时钟的周期，每个延迟单元的状态由
抽头引出。将被测信号馈入该延迟链中传输，在每个系统时钟的到来时刻同时记录下时钟计数器的状态和延迟链的状态。前者是被测信号的粗时间标记，后者是被测信号的细时间标记，将两者结合就是被测信号的精确测量结果。使用这种时间内插技术，TDC的测量精度主要取决于延迟链中延迟单元的大小和一致性。目前，在FPGA中均是利用算术逻辑运算资源中的进位逻辑来构成延迟链，每一个进位逻辑构成一个延迟单元，使用和进位链处于同一资源单位中的触发器可以把各个延迟单元的状态采样输出，用于后续电路对延迟量状态的编码输出。
技术实现思路
(一)要解决的技术问题本专利技术旨在有效地提高TDC的测量精度的同时，不增加单个TDC通道所要占用的FPGA逻辑资源量。(二)技术方案为解决上述技术问题，本专利技术提出一种基于FPGA的时间数字变换器，包括粗时钟计数器、脉冲信号发生器、双采样多抽头信号延迟链、抽头重排序连接网络、温度计码到二进制码变换电路以及变换结果输出电路，其中，所述粗时钟计数器用于产生被测信号产生计数信号；所述脉冲信号发生器用于是在被测信号的触发下产生脉冲信号并馈入到所述双采样多抽头信号延迟链中进行传输；所述双采样多抽头信号延迟链用于对被测信号进行延时传输，其由N个延迟单元组成，每个延迟单元的端部被两个触发器采样输出，每个采样输出称为一个延迟链的抽头，整个双采样多抽头信延迟链具有2N个抽头，N≥1；所述抽头重排序连接网络对所述2N个抽头的顺序进行重排序，使各抽头的顺序和各抽头实际传输时间的大小顺序一致；所述温度计码到二进制码变换电路将所述重排序的抽头状态的温度计码变换为二进制码；所述变换结果输出电路用于根据所述二进制码和所述粗时钟计数器输出的计数信号一起换算成被测信号的到来时间。根据本专利技术的具体实施方式，所述双采样多抽头信号延迟链的2N个抽头的输出由同一系统时钟经FPGA内部时钟驱动网络驱动。根据本专利技术的具体实施方式，所述抽头重排序连接网络将输入的2N个抽头经过交叉连接可以输出同等数量的2N抽头数，也可以输出不同于2N值的m个抽头，m≥1。根据本专利技术的具体实施方式，基于FPGA的时间数字变换器还包括标定电路，所述标定电路将所述二进制码转换成时间内插值后发送给所述变换结果输出电路；所述变换结果输出电路根据所述时间内插值和所述粗时钟计数器输出的计数信号一起换算成被测信号的到来时间。基于FPGA的时间数字变换器，所述脉冲信号具有上升沿或下降沿。(三)有益效果本专利技术公开的双采样多抽头信号延迟链，可以将常规基于FPGA的多抽头延迟链的延迟单元个数增加一倍，即每个单元的平均延迟时间减少一半，从而可显著提高时间测量的精度。本专利技术在有关时间精密测量领域有重要的应用价值。附图说明图1是本专利技术的TDC的一个实施例的结构示意图；图2为本专利技术的一个实施例所用UltraScale FPGA资源特点连接而成的双采样TDL结构示意图；图3a为本专利技术的一个实施例所用UltraScale FPGA资源特点连接而成的单采样TDL经重排序后用码密度法测量到的TDC的bin宽分布图；图3b为本专利技术的一个实施例所用UltraScale FPGA资源特点连接而成的单采样TDL经重排序后用码密度法测量到的TDC的bin宽分布直方图；图4a为本专利技术的一个实施例所用UltraScale FPGA资源特点连接而成的双采样TDL经重排序后用码密度法测量到的TDC的bin宽分布图；图4b为本专利技术的一个实施例所用UltraScale FPGA资源特点连接而成的双采样TDL经重排序后用码密度法测量到的TDC的bin宽分布直方图；图5a为本专利技术的一个实施例所用UltraScale FPGA资源特点连接而成的单或双采样TDL构成的两通道TDC测试一个固定时间间隔得到的典型的测量直方图，由此图计算测量的标准偏差及时间分辨率；图5b为本专利技术的一个实施例所用UltraScale FPGA资源特点连接而成的单和双采样TDL构成的两通道TDC测试得到的时间分辨率随被测时间间隔而变换的结果比较曲线图。具体实施方式给定一种FPGA，其延迟单元的延迟时间量就确定了，所能实现的TDC的精度一般也就受限于各个延迟单元量的大小和一致性。为了将TDC的测量精度提高到超出各延迟单元基本延迟量的限制，本专利技术不同于现行所有的一个延迟单元对应一个触发器采样输出的结构形式，将一个延迟单元用两个触发器同时采样输出。由于在现代FPGA中延迟单元的物理延迟量已经很小，即便将延迟单元在同一点被两次采样输出，由于从该点到两个触发器输入端的传输路径有差异，以及同一时钟到达两个触发器的真正时刻也有差别，将这些差别全部等效到延迟链的延迟量上去，这就相当于两个触发器采样得到的延迟链的状态不同。这种双采样的结果是将延迟链的抽头数目加倍，等价于将原来的延迟单元再次分割，产生二倍个数的延迟单元，各个延迟单元的延迟量减小，平均减小为原来的一半。这样TDC的测量精度可以得到进一步的提高。另外通过上述方法将延迟单元细分，可能会使抽头输出的物理连接顺序和它们在延迟链上等效的实际延迟时间的大小顺序不一致，这种不一致必须经过重排序，以确定按各抽头实际延迟量由小到大的顺序抽出，才能得到正确和准确的测量结果。图1是本专利技术提供的基于FPGA的时间数字变换器的结构示意图。其包括粗时钟计数器、脉冲信号发生器、双采样多抽头信号延迟链、抽头重本文档来自技高网...

【技术保护点】
一种基于FPGA的时间数字变换器，包括粗时钟计数器、脉冲信号发生器、双采样多抽头信号延迟链、抽头重排序连接网络、温度计码到二进制码变换电路以及变换结果输出电路，其中，所述粗时钟计数器用于产生被测信号的计数信号；所述脉冲信号发生器用于在被测信号的触发下产生脉冲信号并馈入到所述双采样多抽头信号延迟链中进行传输；所述双采样多抽头信号延迟链用于对被测信号进行延时传输，其由N个延迟单元组成，每个延迟单元的端部被两个触发器采样输出，每个采样输出称为一个延迟链的抽头，整个双采样多抽头信号延迟链具有2N个抽头，N≥1；所述抽头重排序连接网络对所述2N个抽头的顺序进行重排序，使各抽头的顺序和各抽头实际传输时间的大小顺序一致；所述温度计码到二进制码变换电路将所述重排序的抽头状态的温度计码变换为二进制码；所述变换结果输出电路用于根据所述二进制码和所述粗时钟计数器输出的计数信号一起换算成被测信号的到来时间。

【技术特征摘要】
1.一种基于FPGA的时间数字变换器，包括粗时钟计数器、脉冲信号发生器、双采样多抽头信号延迟链、抽头重排序连接网络、温度计码到二进制码变换电路以及变换结果输出电路，其中，所述粗时钟计数器用于产生被测信号的计数信号；所述脉冲信号发生器用于在被测信号的触发下产生脉冲信号并馈入到所述双采样多抽头信号延迟链中进行传输；所述双采样多抽头信号延迟链用于对被测信号进行延时传输，其由N个延迟单元组成，每个延迟单元的端部被两个触发器采样输出，每个采样输出称为一个延迟链的抽头，整个双采样多抽头信号延迟链具有2N个抽头，N≥1；所述抽头重排序连接网络对所述2N个抽头的顺序进行重排序，使各抽头的顺序和各抽头实际传输时间的大小顺序一致；所述温度计码到二进制码变换电路将所述重排序的抽头状态的温度计码变换为二进制码；所述变换结果输出电路用于根据所述二进制码和所述粗时钟计...

【专利技术属性】
技术研发人员：王永纲，刘冲，
申请(专利权)人：中国科学技术大学，
类型：发明
国别省市：安徽;34