一种实现与非、或非门逻辑的忆阻器电路及其实现方法技术

本发明专利技术涉及一种实现与非、或非门逻辑的忆阻器电路，包括忆阻器M1与忆阻器M2；忆阻器M1的正端与NMOS管N1的漏极、NMOS管N2的源极连接，M1的负端与NMOS管N5的源极、NMOS管N6的漏极连接，N1的源极与N5的漏极连接并作为输入端V1；M2的正端与NMOS管N3的源极、NMOS管N4的漏极连接，M2的负端与NMOS管N7的漏极、NMOS管N8的源极连接，N4的源极与N8的漏极连接并作为输入端V2；N2的漏极、N3的漏极、N6的源极、N7的源极与反相器的输入端V3互相连接，反相器的输出端作为忆阻器电路的输出端Vout；NMOS管N1、N4、N6与N7的栅极连接至A选择端，NMOS管N2、N3、N5与N8的栅极连接至B选择端；本发明专利技术还涉及其实现方法。本发明专利技术为忆阻器在逻辑运算中可发挥的作用提供了一种新的思路。

【技术实现步骤摘要】

本专利技术涉及一种实现与非、或非门逻辑的忆阻器电路及其实现方法。
技术介绍
与(或)非门是数字电路中的一种基本逻辑电路。与非(NAND)门中，当输入均为高电平(1)，则输出为低电平(0)。当输入中至少有一个为低电平(0)时，输出为高电平；或非(NOR)门正好相反，当输入均为低电平(0)时，输出高电平。当输入至少有一个高电平(1)时，输出低电平(0)；与(或)非门逻辑电路在数字系统中与其它逻辑相结合，共同完成复杂的逻辑运算功能，如利用与非、或非、异或组合完成某种编解码功能等。传统的与(或)非门逻辑电路主要由多个MOS管组合而成，面积较大。同时，晶体管领域中的摩尔定律正濒临极限，MOS管尺寸很难再减小，传统CMOS逻辑电路的面积不能继续相应的变小。但是，随着新型微电子器件的出现，利用新型纳米级器件和传统MOS器件结合研发高性能逻辑电路打开了微电子技术发展的另一个新的局面。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种实现与非、或非门逻辑的忆阻器电路及其实现方法，为忆阻器在逻辑运算中可发挥的作用提供了一种新的思路。为实现上述目的，本专利技术采用如下技术方案：一种实现与非、或非门逻辑的忆阻器电路，其特征在于：包括第一忆阻器M1与第二忆阻器M2；所述第一忆阻器M1的正端与第一NMOS管N1的漏极、第二NMOS管N2的源极连接，所述第一忆阻器M1的负端与第五NMOS管N5的源极、第六NMOS管N6的漏极连接，所述第一NMOS管N1的源极与第五NMOS管N5的漏极连接并作为第一输入端V1；所述第二忆阻器
M2的正端与第三NMOS管N3的源极、第四NMOS管N4的漏极连接，所述第二忆阻器M2的负端与第七NMOS管N7的漏极、第八NMOS管N8的源极连接，所述第四NMOS管N4的源极与第八NMOS管N8的漏极连接并作为第二输入端V2；第二NMOS管N2的漏极、第三NMOS管N3的漏极、第六NMOS管N6的源极、第七NMOS管N7的源极与反相器的输入端V3互相连接，所述反相器的输出端作为忆阻器电路的输出端Vout；第一NMOS管N1、第四NMOS管N4、第六NMOS管N6与第七NMOS管N7的栅极连接至A选择端，第二NMOS管N2、第三NMOS管N3、第五NMOS管N5与第八NMOS管N8的栅极连接至B选择端，所述A选择端与B选择端用于控制NMOS管的导通与截止。进一步的，所述反相器包括第一PMOS管P1与第九NMOS管N9，所述第一PMOS管P1的栅极与第九NMOS管N9的栅极连接并作为反相器的输入端，所述第一PMOS管P1的漏极与第九NMOS管N9的漏极连接并作为反相器的输出端；所述第一PMOS管P1的源极与高电平Vdd连接，所述第九NMOS管N9的源极接地。一种实现与非、或非门逻辑的忆阻器电路的实现方法，其特征在于：A选择端为低电平，B选择端为高电平时，第二NMOS管N2、第三NMOS管N3、第五NMOS管N5与第八NMOS管N8导通，第一NMOS管N1、第四NMOS管N4、第六NMOS管N6与第七NMOS管N7截止，此时实现与非逻辑功能，具体如下：当第一输入端V1为高电平，第二输入端V2为低电平时，产生的电流反向流过所述第一忆阻器M1，正向流过所述第二忆阻器M2，从而使第一忆阻器M1的电阻逐渐增大至关断状态时电阻Roff，第二忆阻器M2的电阻逐渐减小至开启状态时电阻Ron，反相器的输入端V3为低电平，忆阻器电路的输出端Vout为高电平；当第一输入端V1为低电平，第二输入端V2为高电平时，产生的电流正向流过所述第一忆阻器M1，反向流过所述第二忆阻器M2，从而使第一忆阻器M1的电阻逐渐减小至开启状态时电阻Ron，第二忆阻器M2的电阻逐渐增大至关断状态时电阻Roff，反相器的输入端V3为低电平，忆阻器电路的输出端Vout为高电平；当第一输入端V1与第二输入端V2同为高电平时，无电流流经第一忆阻器M1与第二忆阻器M2，反相器的输入端V3为高电平，忆阻器电路的输出端Vout为低电平；当第一输入端V1与第二输入端V2同为低电平时，反相器的输入端V3为低电平，忆阻器电路的输出端Vout为高电平；A选择端为高电平，B选择端为低电平时，第二NMOS管N2、第三NMOS管N3、第五NMOS管N5与第八NMOS管N8截止，第一NMOS管N1、第四NMOS管N4、第六NMOS管N6与第七NMOS管N7导通，此时实现或非逻辑功能，具体如下：当第一输入端V1为高电平，第二输入端V2为低电平时，产生的电流正向流过所述第一忆阻器M1，反向流过所述第二忆阻器M2，从而使第一忆阻器M1的电阻逐渐减小至开启状态时电阻Ron，第二忆阻器M2的电阻逐渐增大至关断状态时电阻Roff，反相器的输入端V3为高电平，忆阻器电路的输出端Vout为低电平；当第一输入端V1为低电平，第二输入端V2为高电平时，产生的电流反向流过所述第一忆阻器M1，正向流过所述第二忆阻器M2，从而使第一忆阻器M1的电阻逐渐增大至关断状态时电阻Roff，第二忆阻器M2的电阻逐渐减小至开启状态时电阻Ron，反相器的输入端V3为高电平，忆阻器电路的输出端Vout为低电平；当第一输入端V1与第二输入端V2同为高电平时，无电流流经第一忆阻器M1与第二忆阻器M2，反相器的输入端V3为高电平，忆阻器电路的输出端Vout为低电平；当第一输入端V1与第二输入端V2同为低电平时，反相器的输入端V3为低电平，忆阻器电路的输出端Vout为高电平。进一步的，当A选择端为低电平，B选择端为高电平时，所述反相器的输入端V3的电压值为：其中，V3为所述反相器的输入端电压，Ron为第一忆阻器M1与第二忆阻器M2开启状态时电阻，Roff为第一忆阻器M1与第二忆阻器M2关断状态时电阻。进一步的，当A选择端为高电平，B选择端为低电平时，所述反相器的输入端V3的电压值为：其中，V3为所述反相器的输入端电压，Ron为第一忆阻器M1与第二忆阻器M2开启状态时电阻，Roff为第一忆阻器M1与第二忆阻器M2关断状态时电阻。进一步的，所述第一忆阻器M1与第二忆阻器M2的阻值计算如下：x(t)＝∫ki(t)f(x)dt k = u v R o n D 2 ]]>Rmem(t)＝Ronx+Roff(1-x)其中，i(t)为t时刻流过忆阻器的电流；f(x)为窗函数；uv为掺杂物即忆阻器中TiO2-n的迁移率；Ron和Roff分别为忆阻器在开启状态即氧化物全为TiO2-n和关断状态即氧
化物全为TiO2时的电阻；D为氧化物的总厚度；x(t)为t时刻忆阻器中掺杂区与非掺杂区边界的位置。本专利技术与现有技术相比具有以下有益效果：本专利技术利用忆阻器的阻变规律，结合MOS管搭建电路成功实现了与非、或非逻辑功能，本专利技术的与非、或非逻辑电路与传统MOS管的与非、或非电路相比，具有输出逻辑选择可控制、电路简单、面积小、功耗低等优点。本发本文档来自技高网...

【技术保护点】
一种实现与非、或非门逻辑的忆阻器电路，其特征在于：包括第一忆阻器M1与第二忆阻器M2；所述第一忆阻器M1的正端与第一NMOS管N1的漏极、第二NMOS管N2的源极连接，所述第一忆阻器M1的负端与第五NMOS管N5的源极、第六NMOS管N6的漏极连接，所述第一NMOS管N1的源极与第五NMOS管N5的漏极连接并作为第一输入端V1；所述第二忆阻器M2的正端与第三NMOS管N3的源极、第四NMOS管N4的漏极连接，所述第二忆阻器M2的负端与第七NMOS管N7的漏极、第八NMOS管N8的源极连接，所述第四NMOS管N4的源极与第八NMOS管N8的漏极连接并作为第二输入端V2；第二NMOS管N2的漏极、第三NMOS管N3的漏极、第六NMOS管N6的源极、第七NMOS管N7的源极与反相器的输入端V3互相连接，所述反相器的输出端作为忆阻器电路的输出端Vout；第一NMOS管N1、第四NMOS管N4、第六NMOS管N6与第七NMOS管N7的栅极连接至A选择端，第二NMOS管N2、第三NMOS管N3、第五NMOS管N5与第八NMOS管N8的栅极连接至B选择端，所述A选择端与B选择端用于控制NMOS管的导通与截止。...

【技术特征摘要】
1.一种实现与非、或非门逻辑的忆阻器电路，其特征在于：包括第一忆阻器M1与第二忆阻器M2；所述第一忆阻器M1的正端与第一NMOS管N1的漏极、第二NMOS管N2的源极连接，所述第一忆阻器M1的负端与第五NMOS管N5的源极、第六NMOS管N6的漏极连接，所述第一NMOS管N1的源极与第五NMOS管N5的漏极连接并作为第一输入端V1；所述第二忆阻器M2的正端与第三NMOS管N3的源极、第四NMOS管N4的漏极连接，所述第二忆阻器M2的负端与第七NMOS管N7的漏极、第八NMOS管N8的源极连接，所述第四NMOS管N4的源极与第八NMOS管N8的漏极连接并作为第二输入端V2；第二NMOS管N2的漏极、第三NMOS管N3的漏极、第六NMOS管N6的源极、第七NMOS管N7的源极与反相器的输入端V3互相连接，所述反相器的输出端作为忆阻器电路的输出端Vout；第一NMOS管N1、第四NMOS管N4、第六NMOS管N6与第七NMOS管N7的栅极连接至A选择端，第二NMOS管N2、第三NMOS管N3、第五NMOS管N5与第八NMOS管N8的栅极连接至B选择端，所述A选择端与B选择端用于控制NMOS管的导通与截止。2.根据权利要求1所述的实现与非、或非门逻辑的忆阻器电路，其特征在于：所述反相器包括第一PMOS管P1与第九NMOS管N9，所述第一PMOS管P1的栅极与第九NMOS管N9的栅极连接并作为反相器的输入端，所述第一PMOS管P1的漏极与第九NMOS管N9的漏极连接并作为反相器的输出端；所述第一PMOS管P1的源极与高电平Vdd连接，所述第九NMOS管N9的源极接地。3.根据权利要求1至2任一项所述的实现与非、或非门逻辑的忆阻器电路的实现方法，其特征在于：A选择端为低电平，B选择端为高电平时，第二NMOS管N2、第三NMOS管N3、第五NMOS管N5与第八NMOS管N8导通，第一NMOS管N1、第四NMOS管N4、第六NMOS管N6与第七NMOS管N7截止，此时实现与非逻辑功能，具体如下：当第一输入端V1为高电平，第二输入端V2为低电平时，产生的电流反向流过所述第一忆阻器M1，正向流过所述第二忆阻器M2，从而使第一忆阻器M1的电阻逐渐增大至关断状态时电阻Roff，第二忆阻器M2的电阻逐渐减小至开启状态时电阻Ron，反相器的输入端V3为低电平，忆阻器电路的输出端Vout为高电平；当第一输入端V1为低电平，第二输入端V2为高电平时，产生的电流正向流过所述第一忆阻器M1，反向流过所述第二忆阻器M2，从而使第一忆阻器M1的电阻逐渐减小至开启状态时电阻Ron，第二忆阻器M2的电阻逐渐增大至关断状态时电阻Roff，反相器的输入端V3为低电平，忆阻器电路的输出端Vout为高电平；当第一输入端V1与第二输入端V2同为高电平时，无电流流经第一忆阻器M1与第二忆阻器M2，反相器的输入端V3为高电平，忆阻器电路的输出端Vout为低电平；当第一输入端V1与第二输入端V2同为低电平时，反相器的输入端V3为低电平，忆阻器电路的输出端Vou...

【专利技术属性】
技术研发人员：魏榕山，李睿，郭仕忠，
申请(专利权)人：福州大学，
类型：发明
国别省市：福建;35