一种自同步的祖冲之加解密算法的实现系统及其方法技术方案

本发明专利技术公开了一种自同步的祖冲之加解密算法的实现系统及其方法。该系统包括线性反馈移位寄存器模块、比特重组模块、非线性函数F模块、加解密模块、自同步反馈模块。实现更好的同步效果，通过将加密后的数据反馈给线性反馈移位寄存器实现自同步的功能。在加密模块中，将明文与密钥流异或后的密文序列进行截取。截取得到密文序列的高31位C31H后，直接通过自同步反馈线反馈给线性移位寄存器中的异或门。本发明专利技术通过从非线性函数F模块中导出一根反馈线，并连接到线性反馈移位寄存器内部，形成祖冲之自同步序列密码。自同步反馈线的连接不仅增强了密文的安全性，也减少了同步过程中误解密率。

【技术实现步骤摘要】

本专利技术涉及信息安全领域，具体涉及到一种自同步的祖冲之加解密算法的实现系统及其方法。
技术介绍
中国近五年来在序列密码设计方面最重要的结果是祖冲之算法。祖冲之算法于2011年9月被3GPP LTE采纳为国际加密标准，即第四代移动通信加密标准，和AES、SNOW 3G并成为LIE三大算法。祖冲之算法是由冯登国等国内专家学者设计的序列密码。该设计能够通过已存在的各种密码攻击测试。中国研制的祖冲之序列密码现已得到国内外许多专家学者的认可并被给予了很高的评价。根据序列密码的密钥序列与明文、密文的关系，可以将序列密码分为同步序列密码和自同步序列密码。同步序列密码是加密算法与密文无关的一种序列密码。同步序列密码的使用较为普遍，祖冲之序列密码就是典型的同步序列密码。序列密码的同步问题一直是加解密的核心关键所在。序列密码加解密非常强调数据间的顺序，如果掉一位或任意两位之间调换则加解密数据全部出错。在现在的数字加密体系中，为实现正确的同步往往需要消耗大量的资源去实现多个同步电路。同步电路不仅仅消耗了逻辑资源，同时也降低了吞吐量。在同步过程需要插入多个同步信息，同步精度越高，插入的同步信息也越多。因此，在祖冲之算法实现过程中，密码同步问题需要得到近一步的解决。
技术实现思路
鉴于此，本专利技术主要解决的技术问题是克服上述现有技术中存在的缺点和不足，提供一种自同步的祖冲之加解密算法的实现系统及其方法，有效提高了序列密码同步的成功率，大大增加了密文的安全性。本专利技术所采用的技术如下：一种自同步的祖冲之加解密算法的实现系统，包括线性反馈移位寄存器模块、比特重组模块、非线性函数F模块、加、解密模块和自同步反馈模块；所述线性反馈移位寄存器模块是将输入数据128位初始向量和128位初始密钥构成线性反馈寄存器的基本存储单元，通过选取基本存储单元中六个固定位中的数值进行循环移动相应位数，六个循环移位后的数据进行取模相加得到最终更新值，此时，最终更新值与线性反馈寄存器一起再次循环移位一次；所述比特重组模块是从线性反馈移位寄存器模块中8个固定位置各抽取16比特数，重新排列组成4个32位的数据，比特重组模块仅涉及到移位操作；所述非线性函数F模块包含寄存器R1和R2、非线性置换S盒、线性函数L，寄存器R1和R2是非线性函数F模块中唯一具有记忆存储功能的小模块，其初始值为零。非线性函数F模块共用到8个并行的非线性置换S盒，每个S盒将输入8比特数作为地址进行寻址，输出存储在S盒中的8比特数据，线性函数L是简单地移位和异或操作；所述加、解密模块对非线性函数F输出32位密钥序列的速度进行控制，并且对非线性函数F输出密钥序列进行缓存；所述自同步反馈模块由所得密文的高31位反馈给线性移位寄存器模块，通过31位输入的异或门与线性移位寄存器模块每轮迭代生成值V进行异或得到新一轮S15的值。本专利技术还具有如下技术特征：采用上所述的系统得出的一种自同步祖冲之算法加解密的实现方法，包括加、解密步骤，加密的实现方法步骤如下：步骤101：线性反馈移位寄存器接受输入的128比特数初始向量和128比特数初始密钥，并存储下来；步骤102：选取移位寄存器中的6个31比特数，并将其分别循环移位不同位数；步骤103：将循环移位后的6个31比特数取模相加得到最终值31比特数；步骤104：分别抽取线性反馈移位寄存器中8个16比特数，从新排列成4个32比特数；步骤105：取4个32位比特数中两个32比特数，该32比特数与R1异或后再与R2取模相加得到W，W与另一个32比特数异或得到Z，Z与明文异或得到密文，并将密文与步骤103中最终值31比特数相异或，同时并将线性反馈移位寄存器循环移位；步骤106：取4个32位比特数中剩下两个32比特数，一个32比特数与R1进行取模相加，另一个与R2异或，将得到的两个新的32比特数位拼接成一个64比特数进行循环左移16位；步骤107：将步骤106的结果位分解成两个32比特数，分别通过线性函数L进行移位异或运算；步骤108：将步骤107的结果分别送入8个S盒中进行数据的置换；步骤109：将步骤108的结果赋值给和R2，并重复步骤101至步骤109进行不断的加密输出；解密的实现方法步骤如下：步骤201：线性反馈移位寄存器接受输入的128比特数初始向量和128比特数初始密钥，并存储下来；步骤202：选取移位寄存器中的6个31比特数，并将其分别循环移位不同位数；步骤203：将循环移位后的6个31比特数取模相加得到最终值31比特数；步骤204：分别抽取线性反馈移位寄存器中8个16比特数，从新排列成4个32比特数；步骤205：取4个32位比特数中两个32比特数，该32比特数与R1异或后再与R2取模相加得到W，W与另一个32比特数异或得到Z，密文与步骤103中最终值31比特数相异或，同时并将线性反馈移位寄存器循环移位一次；步骤206：取4个32位比特数中剩下两个32比特数，一个32比特数与R1进行取模相加，另一个与R2异或，将得到的两个新的32比特数位拼接成一个64比特数进行循环左移16位；步骤207：将步骤206的结果位分解成两个32比特数，分别通过线性函数L进行移位异或运算；步骤208：将步骤207的结果分别送入8个S盒中进行数据的置换；步骤209：将步骤208的结果赋值给和R2，并重复步骤201至步骤209进行不断的解密输出。本专利技术的优点及有益效果：本专利技术有效提高了序列密码同步的成功率，大大增加了密文的安全性。自同步反馈线的连接不仅增强了密文的安全性，也减少了同步过程中误解密率。附图说明图1为本专利技术提供的一种自同步祖冲之的加密实现系统结构示意图；图2为本专利技术提供的一种自同步祖冲之的解密实现系统结构示意图；图3为本专利技术提供的一种自同步祖冲之的加密实现方法结构图；图4为本专利技术提供的一种自同步祖冲之的解密实现方法结构图。具体实施方式下面根据附图举例对本专利技术做进一步解释：实施例1如图1中所示,一种自同步的祖冲之加解密算法的实现系统，包括线性反馈移位寄存器模块、比特重组模块、非线性函数F模块、加、解密模块和自同步反馈模块；所述线性反馈移位寄存器模块是将输入数据128位初始向量和128位初始密钥构成线性反馈寄存器的基本存储单元，通过选取基本存储单元中六个固定位中的数值进行循环移动相应位数，六个循环移位后的数据进行取模相加得到最终更新值，此时，最终更新值与线性反馈寄存器一起再次循环移位一次；所述比特重组模块是从线性反馈移位寄存器模块中8个固定位置各抽取16比特数，重新排列组成4个32位的数据，比特重组模块仅涉及到移位操作；所述非线性函数F模块包含寄存器R1和R2、非线性置换S盒、线性函数L，寄存器R1和R2是非线性函数F模块中唯一具有记忆存储功能的小模块，其初始值为零。非线性函数F模块共用到8个并行的非线性置换S盒，每个S盒将输入的8比特数作为地址进行寻址，输出存储在S盒中的8比特数据，线性函数L是简单地移位和异或操作；所述加、解密模块对非线性函数F输出32位密钥序列的速度进行控制，并且对非线性函数F输出密钥序列进行缓存；所述自同步反馈模块由所得密文的高31位反馈给线性移位寄存器模块，通过31位输入的异或门与线性移位寄存器模块每轮迭代生成值V进行异或得到新一轮S15的值。祖本文档来自技高网...

【技术保护点】
一种自同步的祖冲之加解密算法的实现系统，其特征在于，包括线性反馈移位寄存器模块、比特重组模块、非线性函数F模块、加、解密模块和自同步反馈模块；所述线性反馈移位寄存器模块是将输入数据128位初始向量和128位初始密钥构成线性反馈寄存器的基本存储单元，通过选取基本存储单元中六个固定位中的数值进行循环移动相应位数，六个循环移位后的数据进行取模相加得到最终更新值，此时，最终更新值与线性反馈寄存器一起再次循环移位一次；所述比特重组模块是从线性反馈移位寄存器模块中8个固定位置各抽取16比特数，重新排列组成4个32位的数据，比特重组模块仅涉及到移位操作；所述非线性函数F模块包含寄存器R1和R2、非线性置换S盒、线性函数L，寄存器R1和R2是非线性函数F模块中唯一具有记忆存储功能的小模块，其初始值为零，非线性置换S盒具有非线性函数F模块共用到8个非线性置换S盒，每个S盒对输入8比特数的地址进行寻址，输出存储在S盒中的8比特数据，线性函数L是简单地移位和异或操作；所述加、解密模块对非线性函数F输出32位密钥序列的速度进行控制，并且对非线性函数F输出密钥序列进行缓存；所述自同步反馈模块由所得密文的高31位反馈给线性移位寄存器模块，通过31位输入的异或门与线性移位寄存器模块每轮迭代生成值V进行异或得到新一轮S15的值。...

【技术特征摘要】
1.一种自同步的祖冲之加解密算法的实现系统，其特征在于，包括线性反馈移位寄存器模块、比特重组模块、非线性函数F模块、加、解密模块和自同步反馈模块；所述线性反馈移位寄存器模块是将输入数据128位初始向量和128位初始密钥构成线性反馈寄存器的基本存储单元，通过选取基本存储单元中六个固定位中的数值进行循环移动相应位数，六个循环移位后的数据进行取模相加得到最终更新值，此时，最终更新值与线性反馈寄存器一起再次循环移位一次；所述比特重组模块是从线性反馈移位寄存器模块中8个固定位置各抽取16比特数，重新排列组成4个32位的数据，比特重组模块仅涉及到移位操作；所述非线性函数F模块包含寄存器R1和R2、非线性置换S盒、线性函数L，寄存器R1和R2是非线性函数F模块中唯一具有记忆存储功能的小模块，其初始值为零，非线性置换S盒具有非线性函数F模块共用到8个非线性置换S盒，每个S盒对输入8比特数的地址进行寻址，输出存储在S盒中的8比特数据，线性函数L是简单地移位和异或操作；所述加、解密模块对非线性函数F输出32位密钥序列的速度进行控制，并且对非线性函数F输出密钥序列进行缓存；所述自同步反馈模块由所得密文的高31位反馈给线性移位寄存器模块，通过31位输入的异或门与线性移位寄存器模块每轮迭代生成值V进行异或得到新一轮S15的值。2.采用如权利要求1所述的一种自同步的祖冲之加解密算法的实现系统得出的一种自同步祖冲之算法加解密的实现方法，包括加、解密步骤，其特征在于，加密的实现方法步骤如下：步骤101：线性反馈移位寄存器接受输入的128比特数初始向量和128比特数初始密钥，并存储下来；步骤102：选取移位寄存器中的6个31比特数，并将其分别循环移位不同位数；步骤103：将循环移位后的6个31比特数取模相加得到最终值31比特数；步骤104：分别抽取线性反馈移位寄存器中8个16比特数，从新排列成4个32比特数；步骤105...

【专利技术属性】
技术研发人员：丁群，王传福，田兴宇，
申请(专利权)人：黑龙江大学，
类型：发明
国别省市：黑龙江;23