【技术实现步骤摘要】
201610186652
【技术保护点】
一种基于FPGA的真随机数发生器，包括振荡环电路、多抽头的信号延迟链、触发器阵列，逻辑异或电路以及后处理电路，其中，所述振荡环电路用于产生含有抖动的时钟信号；所述多抽头的信号延迟链用于传输所述含有抖动的时钟信号，并将信号延迟链上信号的电平状态通过抽头向外输出；所述触发器阵列用于在一系统时钟的控制下采集所述信号延迟链抽头的电平状态；所述逻辑异或电路将所述采样到的抽头电平状态进行逻辑“异或”操作，产生和所述系统时钟频率同步的二进制bit流，并将其发送给所述后处理电路处理；所述后处理电路接收所述逻辑异或电路产生的二进制bit流，进行变换处理，输出为具有真随机性的二进制bit流。
【技术特征摘要】
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