【技术实现步骤摘要】
201510839619
【技术保护点】
一种适用于VSC‑HVDC联接极弱交流电网的功率阻尼同步控制方法;其特征是:保留锁相环(Phase Locked Loop, PLL),其输出相角θPLL仅作为获取VSC‑HVDC系统交流电压和交流电流d轴和q轴分量所需派克变换的输入参考相角,而不作为VSC输出电压的同步信号;控制系统参考常规电流矢量控制的双闭环结构,外环电压控制器结构保持不变,使功率阻尼同步控制器具有限制VSC换流器过流的能力,其输出idref和iqref作为内环电流控制器的参考值;在此基础上将功率同步环节(Power Synchronization Loop, PSL)和功率阻尼环节(Power Damping Loop, PDL)嵌入id电流内环控制器以产生VSC换流器输出电压所需的瞬时相角信号δVSC, iq电流内环控制器通过调节VSC‑HVDC系统的iq分量产生VSC换流器输出电压的幅值参考信号Em;所提出的功率阻尼同步控制器,其优势在于不仅具备常规电流矢量控制的换流阀电流控制和限制功能,同时通过内环引入的PSL和PDL功能有效抑制了极弱交流系统下PLL对VSC‑HVDC稳定性的负面影响,极大地改善了VSC‑ ...
【技术特征摘要】 【专利技术属性】
1.一种适用于VSC-HVDC联接极弱交流电网的功率阻尼同步控制方法;其特征是:保留
锁相环(PhaseLockedLoop,PLL),其输出相角θPLL仅作为获取VSC-HVDC系统交流电压和
交流电流d轴和q轴分量所需派克变换的输入参考相角,而不作为VSC输出电压的同步信号;
控制系统参考常规电流矢量控制的双闭环结构,外环电压控制器结构保持不变,使功率阻
尼同步控制器具有限制VSC换流器过流的能力,其输出idref和iqref作为内环电流控制器的参
考值;在此基础上将功率同步环节(PowerSynchronizationLoop,PSL)和功率阻尼环节
(PowerDampingLoop,PDL)嵌入id电流内环控制器以产生VSC换流器输出电压所需的瞬
时相角信号δVSC,iq电流内环控制器通过调节VSC-HVDC系统的iq分量产生VSC换流器输出电
压的幅值参考信号Em;所提出的功率阻尼同步控制器,其优势在于不仅具备常规电流矢量
控制的换流阀电流控制和限制功能,同时通过内环引入的PSL和PDL功能有效抑制了极弱交
流系统下PLL对VSC-HVDC稳定性的负面影响,极大地改善了VSC-HVDC在极弱交流系统下运
技术研发人员:郭春义,刘炜,赵成勇,
申请(专利权)人:华北电力大学,
类型:发明
国别省市:北京;11
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