高速低功耗触发器制造技术

本发明专利技术公开了一种高速低功耗触发器，包括控制信号生成电路、使能单元和锁存器结构，所述锁存器结构包括两输入端、两输出端、两使能端、第二使能端和接地端，所述使能单元包括两使能电路，所述控制信号生成电路的输出信号X和外部控制信号D作为第一使能电路的输入信号，所述第一使能电路的输出端与第一使能端连接，所述控制信号生成电路的输出信号X和外部控制信号D的反相信号DB作为第二使能电路的输入信号，所述第二使能电路的输出端与第二使能端连接；本发明专利技术所提出的触发器结构和传统结构相比，电路结构简单，并且锁存器的输出端寄生电容很小，提高了触发器的速度，并且没有静态功耗。

【技术实现步骤摘要】
高速低功耗触发器
本专利技术属于模拟或数模混合集成电路
，涉及一种高速低功耗触发器。
技术介绍
触发器作为一种重要的时序电路结构，被广泛的应用于数字、模拟和模数混合集成电路之中。近年来，随着集成电路制造技术的不断发展，对高速低功耗触发器的需要逐渐增加，为了适应低功耗的要求，电源电压进一步降低，针对这一趋势，为了保证触发器的工作性能，发展出来一些高速低功耗触发器结构，其中，包括SAFF(senseamplifierbasedflip-flop)结构、MSAFF(modifiedsenseamplifierbasedflip-flop)和SBFF(self-blockingflip-flop)结构，上述三种结构有着其各自的优缺点，但上述三种结构很难同时满足结构简单，并且实现高速低功耗触发器的特点。为了更详细的描述上述问题，先来分析上述三种触发器的工作原理和优缺点。图1给出了SAFF结构触发器，SAFF结构触发器由两级锁存器构成，第一级锁存器由NMOS管M0到M3，以及PMOS管M4到M9构成，其中，M0的源极接地，M0的漏极接M1和M2的源极，M0的栅极接时钟信号CLK，M3的栅极接电源vdd，其源漏分别接M1和M2的漏极，同时，M1和M2的漏极分别接M4和M5的源极，M1和M2的栅极接输入信号D和其反相信号DB，M3管常开，作为一个电阻，防止其两端出现大的电压波动，M4/M5/M6/M7构成输入/输出相连的锁存器结构，M8和M9作为使能管，连接电源vdd和第一级锁存器的输出，它们的栅极接时钟信号CLK。第二级锁存器由NMOS管M10到M13和PMOS管M14到M17构成，其中M10和M11的源极接地，其漏极分别接M12和M13的源极，其栅极分别接第一级锁存器输出信号SB和RB，M12/M13/M14/M17构成输入/输出相连的锁存器结构，M15和M16作为使能管，连接电源vdd和第二级锁存器的输出，它们的栅极分别接第一级锁存器的输出SB和RB。当时钟信号CLK为低电平时，M0关断，M8和M9导通，第一级锁存器处于复位状态，其输出SB和RB都为高电平，第二级锁存器处于锁存状态，其输出Q和QB保持上一个状态的值。当时钟信号CLK由低电平变为高电平时，M0导通，M8和M9关断，第一级锁存器根据输入信号D和其反相信号DB进行翻转，输出信号SB和RB之中，一个为高电平，一个为低电平，第二级锁存器的输出Q和QB被刷新一次。其工作时序图如图2所示，时钟CLK的上升沿和数据刷新之间的延迟时间td1是图1触发器的延迟时间，这个延迟时间是两级锁存器延迟时间之和。图1的优点在于，每一级锁存器结构比较简单，电路设计很易实现，但是，缺点在于两级锁存器结构速度相对比较慢，第二级锁存器速度也比较慢。图3给出了MSAFF结构触发器，如图所示，SAFF结构触发器由两级锁存器构成，其第一级锁存器原理图和图1相同，工作原理也相同，第二级锁存器由反相器I1和I2、NMOS管M10/M11/M12/M16/M17/M18和PMOS管M13/M14/M15/M19/M20/M21构成，其中，第一级锁存器的输出SB/RB作为第二级锁存器的输入信号，反相器I1、I2的输入端分别接RB和SB，其输出端分别接M10和M17的栅极，M10和M17的源极接地，它们的漏极分别接M14和M21的漏极，同时接M13/M12的漏极、M16/M20的栅极和M18/M19的漏极、M11/M15的栅极，M11和M16的源极接地，它们的漏极分别接M12和M18的源极，M15和M20的源极接电源vdd，它们的漏极分别接M13和M19的漏极，M12和M14的栅极接SB，M18和M21的栅极接RB，M13的栅极接R，M19的栅极接S。当时钟信号CLK为低电平时，M0关断，M8和M9导通，第一级锁存器处于复位状态，第一级锁存器的输出信号SB和RB均为高电平，第二级锁存器中，M10/M17/M14/M21关断，M12/M13/M18/M19导通，第二级锁存器处于锁存状态。当时钟信号CLK由低电平变为高电平时，M0导通，M8和M9关断，第一级锁存器根据输入信号D和DB进行翻转，输出信号SB和RB之中，一个为高电平，一个为低电平，第二级锁存器的输出Q和QB被刷新一次。其工作时序图如图4所示，时钟CLK的上升沿和数据刷新之间的延迟时间td2是图2触发器的延迟时间，这个延迟时间同样是两级锁存器延迟时间之和。和图1相比，图2的第二级触发器多了一条由M10和M14，以及M17和M21构成的上下拉通路，这会使得图2的第二级锁存器和结构[1]的第二级锁存器相比，速度更快。图2的优点在于，第二级锁存器速度比较快，但结构比较复杂，功耗较高，同时，两级锁存器结构速度相对比较慢。图5给出了SBFF结构触发器，如图所示，SBFF结构触发器由控制信号生成电路和一级锁存器构成，其中NMOS管M0到M4和PMOS管M5构成控制信号生成电路，NMOS管M6到M11和PMOS管M12到M16构成锁存器。M0源极接地，漏极接M1和M2的源极，M1和M2的漏极分别接M3和M4的源极，M3和M4的漏极接M5的漏极，M5的源极接电源vdd，M0和M5的栅极接时钟信号CLK，M1的栅极接输出信号Q，M3的栅极接输入信号D，M2的栅极接输出信号Q的反相信号QB，M4的栅极接输入信号D的反相信号DB。锁存器中，M10的源极接地，其漏极接M11的源极，M11的漏极接M7和M8的源极，同时作为触发器的输出端，M6/M9/M12/M13构成输入/输出相连的锁存器结构，其输出也作为锁存器的输出端，M16的栅极接地，M12和M13的漏极接M16的两端，同时分别接M14和M15的漏极，M14和M15的源极接电源vdd，M10和M11的栅极分别接控制信号X和时钟信号CLK，M8和M14的栅极接输入信号D，M7和M15的栅极接输入信号D的反相信号DB。当时钟信号CLK为低电平时，控制信号X为高电平，锁存器处于锁存状态，当时钟信号CLK由低电平变为高电平时，如果此时的输入信号D和前一状态输出信号Q同为高电平或者同为低电平，控制信号X变为低电平，锁存器仍然保持前一状态不变，其时序图如图6(a)所示，否则，控制信号X会保持为高电平，锁存器中，M10和M11同时导通，锁存器的输出信号Q会发生翻转，其时序图如图6(b)所示。图5的优点在于，其结构由一个控制信号生成电路和一级锁存器构成，同时，触发器多了一条由M7和M8构成的下拉通路，所以，其速度相比于图1和图3结构有所提高。但是，控制信号生成电路和锁存器的使能管都是由NMOS管串联而成，导通电阻较大，同时，触发器输出端的寄生电容也比较大，不适用于高速电路设计。
技术实现思路
鉴于此，本专利技术提供一种高速低功耗触发器，该结构在不增加设计成本的情况下，由控制信号生成电路和一级锁存器构成，该结构减小了输出端的寄生电容，从而实现了高速低功耗触发器的设计目标。为达到上述目的，本专利技术提供如下技术方案：一种高速低功耗触发器，包括控制信号生成电路、使能单元和锁存器结构，所述锁存器结构包括第一输入端、第二输入端、第一输出端、第二输出端、第一使能端、第二使能端和接地端，所述使能单元包括第一使能电路和第二使能电路，所述控本文档来自技高网...

【技术保护点】
一种高速低功耗触发器，其特征在于：包括控制信号生成电路、使能单元和锁存器结构，所述锁存器结构包括第一输入端、第二输入端、第一输出端、第二输出端、第一使能端、第二使能端和接地端，所述使能单元包括第一使能电路和第二使能电路，所述控制信号生成电路的输出信号X和外部控制信号D作为第一使能电路的输入信号，所述第一使能电路的输出端与第一使能端连接，所述控制信号生成电路的输出信号X和外部控制信号D的反相信号DB作为第二使能电路的输入信号，所述第二使能电路的输出端与第二使能端连接；同时，所外部控制信号D作为第一输入端的输入信号，所述外部控制信号D的反相信号DB作为第二输入端的输入信号。

【技术特征摘要】
1.一种高速低功耗触发器，其特征在于：包括控制信号生成电路、使能单元和锁存器结构，所述锁存器结构包括第一输入端、第二输入端、第一输出端、第二输出端、第一使能端、第二使能端和接地端，所述使能单元包括第一使能电路和第二使能电路，所述控制信号生成电路的输出信号X和外部控制信号D作为第一使能电路的输入信号，所述第一使能电路的输出端与第一使能端连接，所述控制信号生成电路的输出信号X和外部控制信号D的反相信号DB作为第二使能电路的输入信号，所述第二使能电路的输出端与第二使能端连接；同时，所外部控制信号D作为第一输入端的输入信号，所述外部控制信号D的反相信号DB作为第二输入端的输入信号；所述控制信号生成电路为反相器，所述反相器的输入信号为时钟信号CLK，反相器的输出信号为X；所述反相器包括NMOS管M132和PMOS管M22，所述PMOS管M22的源极接电源，PMOS管M22的漏极与NMOS管M132的漏极连接，NMOS管M132的源极接地，NMOS管M132的栅极与PMOS管M22的栅极连接，并接时钟信号CLK，所述NMOS管M132的漏极与PMOS管M22的漏极作为控制信号生成电路的输出端并产生输出信号X；所述锁存器结构包括NMOS管M32～M72以及PMOS管M82～M122，所述PMOS管M102的源极与PMOS管M112...

【专利技术属性】
技术研发人员：徐代果，胡刚毅，李儒章，王健安，陈光炳，王育新，付东兵，刘涛，刘璐，邓民明，石寒夫，王旭，
申请(专利权)人：中国电子科技集团公司第二十四研究所，
类型：发明
国别省市：重庆;85