半导体装置及其制造方法制造方法及图纸

本发明专利技术公开了一种半导体装置及其制造方法，该半导体装置及其制造方法是一种具有外延层的半导体装置及其制造方法。半导体装置包括一基底，其内形成一沟槽且沟槽下方形成一凹口。凹口的侧壁具有(111)晶面取向(crystal orientation)。沟槽深度为大于或等于凹口侧壁的长度的一半。一外延层形成于凹口及沟槽内。沟槽的深度足以使形成于半导体基底与外延层之间界面的差排(dislocation)终止于沟槽侧壁。在本发明专利技术的半导体装置中，较大的凹口侧壁的长度具有较大的沟槽隔离区的厚度，以容许有足够的深度使差排终止于隔离区而非外延材料的上表面。

【技术实现步骤摘要】
【专利说明】 本申请是申请号为201110021186.5、申请日为2011年1月14日、专利技术名称为"半导 体装置及其制造方法"的专利技术专利申请的分案申请。
本专利技术设及一种半导体装置，尤其设及一种在外延成长中使用倒梯形凹口 (inverted trapezoidal recess)。
技术介绍
可通过在一半导体基底上外延成长其他材料，例如S五(III-V)族材料，而提升半 导体装置的效能。外延材料与半导体基底之间晶格结构的差异会在外延层内形成应力。外 延层内的应力可改进集成电路的速度及效能。举例来说，为了进一步提升晶体管效能，因而 使用具有应变的沟道区的半导体基底来制造晶体管。当n型沟道或P型沟道使用应变的沟道 区时，可增加载子迁移率(carrier mobility)而增加其效能。一般来说，希望能够在n型沟 道晶体管的沟道区中沿源极至漏极方向产生伸张应变，W增加电子迁移率，而在P型沟道晶 体管的沟道区中沿源极至漏极方向产生压缩应变，W增加空穴迁移率。 然而，在外延成长期间，由于不同材料的晶格结构差异，而在外延层与半导体材料 之间界面形成差排。运些差排从界面延伸通过外延层。在一些情形中，差排可能延伸至外延 层的表面。在上述情形中，差排延伸至或接近于表面，差排会严重影响形成于内的装置的效 能。
技术实现思路
为了克服现有技术中存在的缺陷，在本专利技术一实施例中，提供了一种半导体装置， 包括:一半导体基底，具有一沟槽及位于沟槽下方的一倒梯型凹口，倒梯型凹口的侧壁具有 (111)晶面取向，沟槽的深度与倒梯型凹口的侧壁的长度比率等于或大于0.5; W及一=五 族外延层，形成于沟槽及倒梯型凹口内。 本专利技术另一实施例中，提供了一种半导体装置，包括:一半导体基底；多个第一沟 槽，形成于半导体基底内并填入一第一材料;一第二沟槽，位于半导体基底内且形成于第一 沟槽之间；一凹口，位于半导体基底内且位于第二沟槽下方，凹口的侧壁具有（111)晶面取 向，第二沟槽的深度大于或等于凹口侧壁的长度的一半；W及一=五族外延层，形成于第二 沟槽及凹口内。 本专利技术又一实施例中，提供了一种半导体装置的制造方法，包括:提供一基底;实 施一第一蚀刻，W在基底内形成具有一第一深度的一沟槽;实施一第二蚀刻，W在基底内形 成一凹口，第二蚀刻露出基底的（111)晶面，顺着基底的（111)晶面的侧壁具有一第二距离， 第一深度为第二距离的至少一半；W及在凹口内外延成长一=五族材料。[000引本专利技术实施例提供的半导体装置中，较大的凹口侧壁的长度具有较大的沟槽隔离 区的厚度，W容许有足够的深度使差排终止于隔离区而非外延材料的上表面。【附图说明】图1至图4示出根据一实施例的具有倒梯型凹口的半导体装置制造方法中各个阶 段的剖面示意图。图5示出根据一实施例的凹口侧壁的表面形貌示意图。 图6示出根据另一实施例的具有倒梯型凹口的半导体装置。 【主要附图标记说明】 102 ~基底； 104~沟槽隔离区； 206 ~沟槽； 310~倒梯型凹口； 408~外延材料/=五族材料；[001引 410~穿越差排； A~深度； A'、B'~平面； dmax~最大深度； X、Y~距离； Yl~长度。【具体实施方式】 W下说明本专利技术实施例的制作与使用。然而，可轻易了解本专利技术实施例提供许多 合适的专利技术概念而可实施于广泛的各种特定背景。所公开的特定实施例仅仅用于说明W特 定方法制作及使用本专利技术，并非用W局限本专利技术的范围。 图1示出根据一实施例的一基底102,其内具有沟槽隔离区104。基底102可包括:娃 块材（bulk silicon)、渗杂或未渗杂的绝缘层上覆盖半导体（semiconductor-on-insulator ,SOI) 型基底或 SOI 基底的有源 (active)层 。一般来说， SOI 包括形成于一绝缘层 上的一半导体材料层，例如娃。绝缘层可为埋入式氧化(buried oxide,BOX)层或氧化娃层。 绝缘层形成于一基底上，通常为娃基底或玻璃基底，然而也可使用其他基底，例如多层或渐 变(gradient)式基底。 沟槽隔离区104可通过先形成沟槽，接着在沟槽内填入一介电材料而形成。在一实 施例中，利用沉积及光刻技术，将一图案化掩模(未示出）形成于基底102上，例如一光致抗 蚀剂掩模和/或一硬式掩模（hard mask)。之后，实施蚀刻工艺，例如反应离子蚀刻 (reactive ion etch,RIE)或其他干蚀刻、各向异性湿蚀刻或任何适当的各向异性蚀刻或 图案化工艺，W在基底102内形成沟槽。 形成之后，在沟槽内填入一介电材料而形成沟槽隔离区104,如图1所示。举例来 说，介电材料可包括热氧化物或化学气相沉积(chemical vapor deposit ion, CVD)氧化娃 等等。也可包括组合的材料，例如氮化娃、氮氧化娃、高介电常数材料、低介电常数材料、CVD 多晶娃或其他介电材料。可实施一平坦化工艺，例如化学机械研磨（chenical mechanical polish,CMP)或其他回蚀刻步骤，W平坦化介电材料的上表面W及基底102,如图1所示。图2示出在沟槽隔离区104之间的基底10内形成一沟槽206。举例来说，沟槽206可 通过各向同性干蚀刻而形成。如图2所示，各向同性干蚀刻去除沟槽隔离区104之间的基底 10至一深度AdW下图3将有更详细的说明。控制深度A，使深度A与后续形成于基底102内的 凹口的侧壁表面的长度的比率大于或等于0.5。 图3示出根据一实施例的实施一第二蚀刻，W顺着沟槽206底部形成一倒梯型凹口 310。W下将详细说明。在基底102内形成凹口310,使基底102顺着凹口 310侧壁具有{111}表 面取向（surface orien化tion)。为了在凹口 310侧壁形成{111}表面取向，基底102需具有 (001)表面取向。因此，通过使用具有(001)晶向（C巧Sta 1 orientation)的基底W及蚀刻而 露出基底的（111)面，可控制差排的方向及传导，W提供表面上具有较少差排的外延层。 对沟槽206所实施的第二蚀刻利用了结晶表面选择性各向异性湿蚀刻并可使用氨 氧化四甲基锭（tetra-methy 1 ammonium hydroxide , TMAH)溶液，其体积浓度（VOIume concentration)在1 %至10%的范围，而溫度在15°C至50°C的范围。在另一实施例中，也可 使用其他结晶表面选择性湿蚀刻溶液，例如氨氧化锭(ammonium hydroxide，NH30H)、氨氧 化钟(potassium hy化oxi当前第1页1 2 本文档来自技高网...

【技术保护点】
一种半导体装置，包括：一半导体基底，具有一沟槽及位于该沟槽下方的一倒梯型凹口，该倒梯型凹口的侧壁具有(111)晶面取向，该沟槽的深度与该倒梯型凹口的侧壁的长度比率等于或大于0.5；以及一三五族外延层，形成于该沟槽及该倒梯型凹口内。

【技术特征摘要】
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【专利技术属性】
技术研发人员：万幸仁，柯志欣，吴政宪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71