半导体结构及其制造方法技术

本发明专利技术公开一种半导体结构及其制造方法。半导体结构包括一基板、一条状叠层结构以及至少一导电结构。基板具有一凹槽，条状叠层结构形成于凹槽内。条状叠层结构包括多个导电条及多个绝缘条。各导电条具有一水平导电段及二垂直导电段连接于对应的水平导电段，水平导电段的延伸方向平行于凹槽的一底部，垂直导电段的延伸方向垂直于凹槽的底部。各绝缘条具有一水平绝缘段及二垂直绝缘段连接于对应的水平绝缘段，垂直绝缘段的延伸方向平行于垂直导电段的延伸方向。导电结构电性连接于这些导电条的至少其中之一。条状叠层结构具有一水平叠层段对应水平导电段，条状叠层结构具有二垂直叠层段对应垂直导电段，垂直叠层段的一宽度大于水平叠层段的一厚度。

【技术实现步骤摘要】

本专利技术是有关于一种，且特别是有关于一种具有放大的 电性接触重叠区域（electrical contact overlay window)的。
技术介绍
近年来半导体元件的结构不断地改变，且元件的存储器储存容量也不断增加。存 储装置是使用于许多产品之中，例如MP3播放器、数字相机、计算机档案等等的储存元件 中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种 需求，是需要制造高元件密度及具有小尺寸的存储装置。如此一来，装置中的电性接触元件 之间的距离也缩小，造成短路情况的增加、并且降低装置的稳定性。 因此，设计者们无不致力于开发一种三维存储装置，不但具有许多叠层平面而达 到更高的记忆储存容量，具有更微小的尺寸，同时具备良好的稳定性。
技术实现思路
本专利技术是有关于一种。实施例中，半导体结构中，由于 条状叠层结构的垂直叠层段的宽度大于水平叠层段的厚度，使得垂直叠层段具有放大的尺 寸，因此增大了垂直导电段的节距（pitch)，因此可以有效放大条状叠层结构和导电结构的 电性接触重叠区域、并且降低短路的发生。 根据本专利技术的一实施例，是提出一种半导体结构。半导体结构包括一基板、一条状 叠层结构以及至少一导电结构。基板具有一凹槽，条状叠层结构形成于凹槽内。条状叠层 结构包括多个导电条及多个绝缘条。导电条与绝缘条是交错设置（interlaced)。各导电条 具有一水平导电段及二垂直导电段连接于对应的水平导电段，水平导电段的延伸方向平行 于凹槽的一底部，垂直导电段的延伸方向垂直于凹槽的底部。各绝缘条具有一水平绝缘段 及二垂直绝缘段连接于对应的水平绝缘段，垂直绝缘段的延伸方向平行于垂直导电段的延 伸方向。导电结构电性连接于这些导电条的至少其中之一。条状叠层结构具有一水平叠层 段对应水平导电段，条状叠层结构具有二垂直叠层段对应垂直导电段，垂直叠层段的一宽 度大于水平叠层段的一厚度。 根据本专利技术的另一实施例，是提出一种半导体结构的制造方法。半导体结构的制 造方法包括以下步骤。提供一基板，包括形成一凹槽于基板内。形成一条状叠层结构于凹 槽内，包括：形成多个导电条，各导电条具有一水平导电段及二垂直导电段连接于对应的水 平导电段，水平导电段的延伸方向平行于凹槽的一底部，垂直导电段的延伸方向垂直于凹 槽的底部；及形成多个绝缘条，导电条与绝缘条是交错设置（interlaced)，各绝缘条具有 一水平绝缘段及二垂直绝缘段连接于对应的水平绝缘段，垂直绝缘段的延伸方向平行于垂 直导电段的延伸方向。形成至少一导电结构，其中至少一导电结构电性连接于这些导电条 的至少其中之一；其中条状叠层结构具有一水平叠层段对应水平导电段，条状叠层结构具 有二垂直叠层段对应垂直导电段，垂直叠层段的一宽度大于水平叠层段的一厚度。 为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所 附图式，作详细说明如下：【附图说明】 图1绘示本专利技术的一实施例的半导体结构的剖面示意图。 图2绘示本专利技术的另一实施例的半导体结构的剖面示意图。 图3绘示本专利技术的又一实施例的半导体结构的剖面示意图。 图4绘示本专利技术的更一实施例的半导体结构的剖面示意图。 图5A~图5H绘示依照本专利技术的一实施例的一种半导体结构的制造方法示意图。 图6A~图6C绘示依照本专利技术的另一实施例的一种半导体结构的制造方法示意 图。 图7A~图7H绘示依照本专利技术的又一实施例的一种半导体结构的制造方法示意 图。 【符号说明】 100、200、300、400 :半导体结构 1KK110A:基板 110a:上表面 110B、560 :金属氧化层 110T:凹槽 llOTa:底部 llOTs :侧壁 120、320 :条状叠层结构 120A、320A :导电条 120B、320B :绝缘条 121A、321A :垂直导电段 121A-1:垂直导电层 121A-2:导电间隔层 121B、321B :垂直绝缘段 123A、323A :水平导电段 123B、323B :水平绝缘段 130:导电结构 140:介电结构 150 :刻蚀停止层 321B-1 :垂直绝缘层 321B-2 :绝缘间隔层 520A、520A，、620A :导电层 520B、620B、620B，：绝缘层 650 :刻蚀停止材料层 D1、D2、D3 :延伸方向 L1、L2:长度 Wl、W2、W2a、W2b、W3、W3a、W3b、W4 :宽度 T1、T2、T3:厚度【具体实施方式】 在此专利技术的实施例中，是提出一种。实施例中，半导体结 构中，由于条状叠层结构的垂直叠层段的宽度大于水平叠层段的厚度，使得垂直叠层段具 有放大的尺寸，因此增大了垂直导电段的节距（pitch)，因此可以有效放大条状叠层结构和 导电结构的电性接触重叠区域、并且降低短路的发生。然而，实施例仅用以作为范例说明， 并不会限缩本专利技术欲保护的范围。此外，实施例中的图式是省略部份要的元件，以清楚显示 本专利技术的技术特点。 请参照图1，其绘示本专利技术的一实施例的半导体结构100的剖面示意图。半导体结 构100包括一基板110、一条状叠层结构120以及至少一导电结构130。基板110具有一凹 槽110T。条状叠层结构120形成于凹槽110T内，条状叠层结构120包括多个导电条120A 及多个绝缘条120B，导电条120A与绝缘条120B是交错设置（interlaced)。导电结构130 电性连接于此些导电条120A的至少其中之一。 如图1所示，各导电条120A具有一水平导电段123A及二垂直导电段121A，此二个 垂直导电段121A连接于对应的水平导电段123A。水平导电段123A的延伸方向D1平行于 凹槽110T的底部llOTa，垂直导电段121A的延伸方向D2垂直于凹槽110T的底部llOTa。 各绝缘条120B具有一水平绝缘段123B及二垂直绝缘段121B，此二个垂直绝缘段121B连接 于对应的水平绝缘段123B，垂直绝缘段121B的延伸方向D3平行于垂直导电段121A的延伸 方向D2。 如图1所示，条状叠层结构120具有一水平叠层段和二垂直叠层段，水平叠层段对 应水平导电段123A，二个垂直叠层段对应两群垂直导电段121A，垂直叠层段的宽度W1大于 水平叠层段的厚度T1。换言之，条状叠层结构120中，相较于水平叠层段（厚度T1)，垂直 叠层段具有放大的尺寸（宽度W1)，因此可以有效放大条状叠层结构120和导电结构130的 电性接触重叠区域（overlay window)。 实施例中，如图1所示，至少一导电结构130电性连接于此些垂直导电段121A的 至少其中之一。由于条状叠层结构120的垂直叠层段具有放大的尺寸（宽度W1)，因此增大 了垂直导电段121A的节距（pitch)，因此可以有效放大条状叠层结构120和导电结构130 的电性接触重叠区域、并且降低短路的发生。 实施例中，基板110例如是一金属氧化物层，导电条120A可包括多晶硅，绝缘条 120B可包括氧化硅。本实施例中，如图1所示，条状叠层结构120包括交错设置的3个导电 条120A及3个绝缘条120B，然而，导电条120A及绝缘条120B的数量可以依照实际应用做 适当选择，并不本文档来自技高网...

【技术保护点】
一种半导体结构，包括：一基板，具有一凹槽；一条状叠层结构，形成于该凹槽内，该条状叠层结构包括：多个导电条，各该导电条具有一水平导电段及二垂直导电段连接于对应的该水平导电段，该水平导电段的延伸方向平行于该凹槽的一底部，这些垂直导电段的延伸方向垂直于该凹槽的该底部；及多个绝缘条，这些导电条与这些绝缘条是交错设置(interlaced)，各该绝缘条具有一水平绝缘段及二垂直绝缘段连接于对应的该水平绝缘段，这些垂直绝缘段的延伸方向平行于这些垂直导电段的延伸方向；以及至少一导电结构，电性连接于这些导电条的至少其中之一；其中该条状叠层结构具有一水平叠层段对应这些水平导电段，该条状叠层结构具有二垂直叠层段对应这些垂直导电段，这些垂直叠层段的一宽度大于该水平叠层段的一厚度。

【技术特征摘要】

【专利技术属性】
技术研发人员：赖二琨，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71