【技术实现步骤摘要】
本专利技术涉及一种半导体制造方法,特别是涉及一种用在形成高深宽比沟槽结构的蚀刻技术。
技术介绍
随着集成电路装置尺寸变得更小,到了临界尺寸(criticaldimension)小于50纳米,使用湿式剥除(wetstrip)工艺制造高深宽比的沟槽会导致沟槽界线的扭曲变形,例如弯曲,甚至在某种不常发生的情况下到了瓦解(collapse)的程度。蚀刻后的调查证实了在现有技术的制造方案中,这类的弯曲典型地不是发生在湿式剥除工艺之前,而是发生在湿式剥除工艺的时候。此观察结果倾向于证实弯曲是由湿式剥除工艺过程中发生在沟槽侧壁的毛细力所导致。然而,由于湿式剥除例如在高分子残余物的移除上提供了有效的工具,将湿式剥除从工艺中除去并不是能实行或具有吸引力的对于弯曲/瓦解问题的解决方案。高深宽比的沟槽也可能有弯成弧状(bowing)的倾向,产生当沟槽填入材料时可能发生问题的轮廓。多晶硅是广泛用于填入沟槽的材料。弯成弧状可能导致例如孔洞在填充过程中形成,其自然会实质上不利地影响对于给定的集成电路的处理,从而降低产量和增加制造成本。因此,在现有技术中存在着对于制造无瓦解的沟槽的方法的需求。进一步的需求存在于避免在沟槽轮廓中形成弯成弧状。
技术实现思路
本专利技术的目的在于,提供一种新的半导体装置及其制造方法,所要解决的技术问题是使其借由形成分离沟槽并有助于沟槽填充的笔状位线轮廓,可以提供避免高深宽比的沟槽瓦解。 ...
【技术保护点】
一种半导体装置的制造方法,其特征在于其包括以下步骤:提供一半导体堆叠,该半导体堆叠具有一硬掩膜层设置在多个氧化物/多晶硅层、一氮化硅层和一个或多个介电层之上;进行氧化物/多晶硅蚀刻,在该些氧化物/多晶硅层中形成多个高深宽比的沟槽;削减该硬掩膜层,以暴露出该氮化硅层的多个部分;进行临界尺寸削减处理,借此由等离子体蚀刻该氮化硅层暴露出的该些部分;以及进行一次或多次剥除处理以移除硬掩膜材料,从而在该些氧化物/多晶硅层中形成笔状位线轮廓,借此避免该些高深宽比的沟槽的瓦解并促进该些高深宽比的沟槽的填充。
【技术特征摘要】
1.一种半导体装置的制造方法,其特征在于其包括以下步骤:
提供一半导体堆叠,该半导体堆叠具有一硬掩膜层设置在多个氧化物/
多晶硅层、一氮化硅层和一个或多个介电层之上;
进行氧化物/多晶硅蚀刻,在该些氧化物/多晶硅层中形成多个高深宽
比的沟槽;
削减该硬掩膜层,以暴露出该氮化硅层的多个部分;
进行临界尺寸削减处理,借此由等离子体蚀刻该氮化硅层暴露出的该
些部分;以及
进行一次或多次剥除处理以移除硬掩膜材料,从而在该些氧化物/多晶
硅层中形成笔状位线轮廓,借此避免该些高深宽比的沟槽的瓦解并促进该
些高深宽比的沟槽的填充。
2.根据权利要求1所述的半导体装置的制造方法,其特征在于其中该
氧化物/多晶硅蚀刻的进行是移除覆盖该该些氧化物/多晶硅层的一介电层
中的材料,且该氧化物/多晶硅蚀刻下削该介电层。
3.根据权利要求1所述的半导体装置的制造方法,其特征在于其中:
提供该半导体堆叠包括形成一上氧化物层于该氮化硅层之下;且
该临界尺寸削减处理的进行在该上氧化物层和该氮化硅层形成锥状部
分。
4.根据权利要求1所述的半导体装置的制造方法,其特征在于其中:
该一次或多次剥除处理的进行包括进行干式剥除和湿式剥除之一或多
个;
该氧化物/多晶硅蚀刻的进行包括以包含NF3/CH2F2/N2的等离子体蚀刻;
该硬掩膜层的削减包括用为零的偏压功率以CF4/O2蚀刻;
该临界尺寸削减处理的进行包括用高的偏压功率以C4F8/O2/Ar蚀刻;
该硬掩膜层的提供包括提供一非晶碳层;且
该一次或多次剥除处理的进行在该些氧化物/多晶硅层中形成多个笔
状位线轮廓。
5.一种半导体装置的制造方法,其特征在于其用以在一半导体堆叠中
形成无瓦解的多个高深宽比沟槽,该方法包括以下步骤:
在一基板之上的一介电层上形成多个氧化物和/或多晶硅的层,且一氧
化物层覆盖该些多晶硅和氧化物的层;
在该氧化物层上沉积一氮化硅层;
在该氮化硅层上设置多个材料层,该些材料层包括一非晶碳层;
进行蚀刻以移除该非晶碳层的一部分、该氧化物层的一部分、该氮化
\t硅层的一部分和该些氧化物和/或多晶硅的层的多个部分,从而在该半导...
【专利技术属性】
技术研发人员:杨儒兴,魏安祺,
申请(专利权)人:旺宏电子股份有限公司,
类型:发明
国别省市:中国台湾;71
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