一种具备硬件加解密功能的路由器及其加解密方法技术

本发明专利技术提供了一种具备硬件加解密功能的路由器及其加解密方法，在该路由器中，包括相互连接的路由功能模块和基于现场可编程门阵列的硬件加解密模块，硬件加解密模块对路由功能模块从外界接收的明文进行加密或对路由功能模块从外界接收的密文进行解密，且路由功能模块将硬件加解密模块加密生成的加密数据或解密生成的解密数据经由无线信道发送出去。在工作过程中，不使用路由器中自身中的路由功能模块对路由器中接收到的明文或密文进行加密或解密，而是使用该硬件加解密模块实现加解密。从而保证了路由器对接收到的明文或密文进行高速安全硬件加密，同时保证了路由器对加密数据/解密数据的高速有效地转发等。

【技术实现步骤摘要】

本专利技术涉及网络安全
，尤其涉及一种路由器及该路由器对数据进行加密/解密的方法。
技术介绍
在网络安全方面，路由器是保证数据安全的重要设备，而加密技术是保证数据安全的核心技术和有效手段，可保证数据从一个路由器发送到另一个路由器的安全性。所以在发送一些重要的绝密数据时，加密是必不可少的。如果不加密，能够分析数据流的不法分子会轻而易举的读取传输的数据甚至改变别人发送的数据，极容易造成数据的泄露，给用户带来巨大的损失。故，使用加密手段来保证传输数据的安全性受到了广泛的关注和应用。路由器作为终端设备和英特网互连设备，位于不可信任网络和可信任网络之间，是数据转发的必经环节，在重要的场所或者转送重要信息时必须考虑对数据的加密保护。虽然一般的路由器都含有嵌入式微处理单元，但其运算能力极低，不能满足高速率对数据流进行加解密处理的要求。另外，目前，较为常用的加密方式为软件方式，虽然其能够满足个人使用，但若用于政府部门、金融机构等高安全性、大数据量的情况下，软件加密的缺点就暴露出来，包括:软件加密要占用较多主机资源、软件实现速度慢、程序的运行容易被跟踪、密钥口令不易管理、病毒软件特别是木马程序后门程序带来威胁等等。
技术实现思路
针对上述问题，本专利技术提供了，其通过在将基于现场可编程门阵列(Field — Programmable Gate Array，以下简称FPGA)的硬件算法集成在传统的路由器上，实现对传输数据的加解密和高速转发。本专利技术提供的技术方案如下:—种具备硬件加解密功能的路由器，包括相互连接的路由功能模块和基于FPGA的硬件加解密模块，所述硬件加解密模块对所述路由功能模块从外界接收的明文进行加密或对路由功能模块从外界接收的密文进行解密，且所述路由功能模块将所述硬件加解密模块加密生成的加密数据或解密生成的解密数据经由无线信道发送出去。在本技术方案中，在现有的路由器中内置硬件加解密模块，这样，在工作过程中使用该硬件加解密模块对路由器接收到的明文或者密文进行加密或者解密，不但具备通过软件的方式实现加密或解密的灵活性，同时具备高效、快速、强物理安全性、成本低和开发周期短等众多优点。进一步优选地，所述硬件加解密模块中包括:FPGA处理器、第一数据接收单元、密钥生成器、内置于所述FPGA处理器的第一寄存器、内置于所述FPGA处理器的第一配置单元、加解密单元以及第一数据发送单元，其中，所述第一数据接收单元，与所述路由功能模块连接，所述第一数据接收单元用于接收所述路由功能模块发送的需要进行加密的明文或需要进行解密的密文、用于接收所述路由功能模块发送的寄存器配置指令以及用于接收所述路由功能模块发送的控制所述密钥生成器产生密钥的控制指令；所述第一配置单元，用于根据所述寄存器配置指令配置所述第一寄存器的工作模式；所述密钥生成器，与所述FPGA处理器连接，所述密钥生成器在所述FPGA处理器的控制下根据所述控制指令生成加密密钥或解密密钥；所述加解密单元，分别与所述FPGA处理器和所述密钥生成器连接，所述加解密单元在所述FPGA处理器的控制下使用所述加密密钥对所述明文进行加密或使用所述解密密钥对所述密文进行解密，并将生成的加密数据或解密数据缓存在所述第一寄存器中；所述第一数据发送单元，与所述FPGA处理器连接，所述第一数据发送单元在所述FPGA处理器的控制下将所述第一寄存器中缓存的所述加密数据或所述解密数据发送至所述路由功能模块。在本技术方案中，硬件加解密模块在FPGA处理器的控制下实现明文/密文的接收、加密/解密以及加密数据/解密数据的发送等操作，实现本专利技术的目的。进一步优选地，所述密钥生成器中包括:随机数发生单元、密钥扩展单元以及存储单元，其中，所述随机数发生单元，与所述FPGA处理器连接，所述随机数发生单元在所述FPGA处理器的控制下产生随机密钥，并将所述随机密钥发送至所述第一寄存器中进行缓存；所述密钥扩展单元，分别与所述FPGA处理器和所述存储单元连接，所述密钥扩展单元在所述FPGA处理器的控制下对所述第一寄存器中缓存的所述随机密钥进行扩展生成加解密密钥，并将所述加解密密钥发送至所述存储单元中进行存储。进一步优选地，所述第一数据接收单元为一串并转换接口，所述第一数据发送单元为一并串转换接口 ；所述第一寄存器的工作模式为先进先出模式。进一步优选地，所述硬件加解密模块中还包括一认证单元，所述认证单元分别与现场可编程门阵列处理器和所述加解密单元连接；当所述硬件加解密模块接收到所述路由功能模块发送的需要进行解密的密文时，所述加解密单元使用加密该密文过程中缓存在所述第一寄存器中的随机密钥对所述密文的报头进行加密生成第一报头加密信息；同时所述加解密单元使用加密该密文过程中缓存在所述第一寄存器中的随机密钥对缓存在所述第一寄存器中的该密文的报头进行加密生成第二报头加密信息；所述认证单元将所述第一报头加密信息和所述第二报头加密信息进行比对，实现接收的所述密文的认证。在本技术方案中，在硬件加解密模块中，在对密文进行解密之前，首先要对该密文的报头进行身份认证，只有当身份认证成功了，才会进入后续的解密程序；当身份认证不成功，会将该密文进行丢弃处理。进一步优选地，所述硬件加解密模块为基于FPGA的高级加密标准(AdvancedEncrypt1n Standard，以下简称AES)硬件加解密模块。AES是对数据按128位，也就是16个字节进行分组进行加解密的，每次对一组数据加解密需要运行多轮。而输入密钥的长度可以为128、192和256位，也就是16个字节、24个字节和32个字节，如果用户输入的密钥长度不是这几种长度，则会自动补成这几种长度。无论输入密钥是多少字节，在加解密的过程中还是以16字节的数据一组来进行的，密钥长度的不同影响加密运行的轮数。进一步优选地，所述路由功能模块中包括:路由微处理单元、内置于所述路由微处理器中的第二配置单元、内置在所述路由微处理单元中的第二寄存器、第二数据接收单元以及第二数据发送单元，所述第二数据接收单元、所述第二数据发送单元和所述第二配置单元分别与所述路由微处理单元连接；在接收明文或密文的过程中:所述路由功能模块通过所述第二数据接收单元接收外界发送的明文或密文，并将其发送至所述路由微处理单元；所述路由微处理单元对接收到的所述明文或密文进行报文解析，并将经过报文解析后的明文或密文缓存在所述第二寄存器中，最后将缓存在所述第二寄存器中的经过报文解析后的明文或密文通过所述第二数据发送单元发送至所述硬件加解密模块；在发送经过加解密生成的加密数据或解密数据的过程中:所述路由功能模块通过所述第二数据接收单元接收所述硬件加解密模块生成的加密数据或解密数据并进行封装，并将经过封装的加密数据或解密数据缓存在所述第二寄存器中，最后将缓存在所述第二寄存器中的封装后的加密数据或解密数据经由无线信道发送出去；所述第二配置单元，用于配置所述路由微处理单元中内置第二寄存器的工作模式。在本技术方案中可以看出，在对明文或密文进行加密或解密的过程中，路由功能模块实际上用于数据的转发，而不进行加解密的操作。且硬件加解密模块在工作过程中可以看作一个处于电脑端以太网数据和路由器中微处理单元之间可以独自工作的一个小系统，物理隔绝性非常好，不本文档来自技高网...

【技术保护点】
一种具备硬件加解密功能的路由器，其特征在于，所述路由器中包括相互连接的路由功能模块和基于现场可编程门阵列的硬件加解密模块，所述硬件加解密模块对所述路由功能模块从外界接收的明文进行加密或对路由功能模块从外界接收的密文进行解密，且所述路由功能模块将所述硬件加解密模块加密生成的加密数据或解密生成的解密数据经由无线信道发送出去。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈学凯，
申请(专利权)人：上海斐讯数据通信技术有限公司，
类型：发明
国别省市：上海;31