一种哈佛结构总线与复用总线的接口转换电路，两种总线之间需要进行数据交互时，本实用新型专利技术根据DSP片选信号有效与读写信号有效这间的时间差，即DSP建立阶段的时间长度作为复用总线的地址锁存有效时长，即复用总线的写地址阶段；采用DSP的读写信号的逻辑关系产生，作为复用总线的片选信号，采用DSP的读写信号分别作为复用总线的读写信号；采用总线切换开关设计方案，在复用总线的写地址阶段，将DSP的地址总线与复用总线连接，在复用总线的读写数据阶段，将DSP的数据总线与复用总线连接；这样就实现了，在DSP的一个读写周期内，在建立阶段，将地址信号写入复用总线，在激活和保持阶段，进行数据交互，DSP在一个读写周期内完成对复用总线的操作。
【技术实现步骤摘要】
本技术涉及一种哈佛结构总线与复用总线的接口转换电路，用于基于哈佛结构的DSP处理器与采用复用总线的数字器件进行数据交互传输，属于电通信
技术介绍
主流DSP处理器多采用哈佛结构，其外部并行数据接口采用地址总线、数据总线独立的接口。一类引脚数量受限制的数字器件采用了复用总线接口，即地址和数据信号在一条总线上分时传输，如CAN总线接口芯片、时钟管理芯片等。在设计基于DSP处理器的嵌入式系统时，很多时候需要与复用总线的数字器件进行数据交互、寄存器配置等工作。现有的DSP与复用总线接口的方法主要分两种，一种是采用DSP的GP10(通用输入输出)与复用总线直接接口，在DSP软件中操作GP10模拟复用总线的读写时序，实现数据交互；第二种是采用DSP的数据总线与复用总线直接相连，采用DSP的地址总线通过可编程逻辑器件产生复用总线器件的片选信号，在DSP软件中先向数据总线写复用总线的地址、再对复用总线进行读、写数据，完成数据交互。现有技术存在的缺点是:DSP处理器提供了在线仿真功能，可以通过编译软件实时查看DSP内部存储器和与DSP并行接口的外部数字器件的内部数据和寄存器情况，但实时查看功能是基于地址、数据独立总线的，对于复用总线器件采用上述两种方式均不能进行实时查看；另外DSP要完成一次数据读写，需要在软件中使用多条语句来模拟复用总线时序，提高了数据传输时间，降低了实时性，软件代码更加复杂繁琐。
技术实现思路
本专利技术的技术解决问题是:克服现有技术的不足，提供了一种哈佛结构总线与复用总线的接口转换电路，采用硬件电路方式，使两种总线接口时序直接匹配。本专利技术的技术解决方案是:—种哈佛结构总线与复用总线的接口转换电路，其特征在于包括:包括第一缓冲器BF1、第二缓冲器BF2、第一与门AG1、第二与门AG2、第三与门AG3、第四与门AG4、第五与门AG5、第一非门NG1、第二非门NG2、第三非门NG3、第四非门NG4、第一或门0G1、第二或门0G2、第一三态缓冲器TSB1、第二三态缓冲器TSB2、第三三态缓冲器TSB3、第四三态缓冲器TSB4和数据选择器MUX ;DSP的读信号cpu_rd输入到第一缓冲器BF1的输入端，第一缓冲器BF1的输出端作为复用总线的读信号can_rd输出；第一缓冲器BF1的输入端还与第一与门AG1的一个输入端连接在一起；DSP的写信号cpu_we输入到第二缓冲器BF2的输入端，第二缓冲器BF2的输出端作为复用总线的写信号can_wr输出；第二缓冲器BF2的输入端还与第一与门AG1的另一个输入端连接在一起；第一与门AG1的输出信号作为复用总线的片选信号can_cs并输出，同时，第一与门AG1的输出信号还作为第二与门AG2的一个输入信号；DSP外部存储空间的片选信号cpu_ce通过第一非门NG1反向后与第二与门AG2的另一个输入端连接在一起，第二与门AG2的输出信号连接数据选择器MUX的数据选择端，同时，第二与门AG2的输出信号还作为复用总线的地址锁存信号can_ale输出，第二与门AG2的输出信号通过第二非门NG2反向后连接到第三与门AG3的一个输入端；DSP的地址总线cpu_addr连接到数据选择器MUX的一个输入端，DSP的数据总线cpu_data通过第一三态缓冲器TSB1连接到数据选择器MUX的另一个输入端，数据选择器MUX的输出信号通过第三三态缓冲器TSB3之后连接复用总线can_data ;复用总线can_data依次通过第四三态缓冲器TSB4和第二三态缓冲器TSB2连接到DSP的数据总线cpu_data ；第一或门0G1的两个输入端分别连接DSP外部存储空间的片选信号cpu_ce和DSP的输出使能信号cpu_aoe，第一或门0G1的输出端连接到第一三态缓冲器TSB1的使能端，同时，第一或门0G1的输出端还通过第三非门NG3连接到第二三态缓冲器TSB2的使能端，第三非门NG3的输出端同时连接到第三与门AG3的一个输入端和第四与门AG4的一个输入端，第三与门AG3的输出端连接到第四三态缓冲器TSB4的使能端；第二与门AG2的输出信号作为第四与门AG4的一个输入信号，第四与门AG4的输出端连接到第二或门0G2的一个输入端；DSP的输出使能信号cpu_a0e连接到第五与门AG5的一个输入端，DSP外部存储空间的片选信号cpu_Ce通过第四非门NG4之后连接到第五与门AG5的另一个输入端，第五与门AG5的输出端连接到第二或门0G2的另一个输入端；第二或门0G2的输出端连接到第三三态缓冲器TSB3的使能端。本专利技术与现有技术相比的有益效果是:本专利技术接口转换电路，能够使基于哈佛结构的DSP以寻址的方式在一个读写周期内完成对复用总线数字器件的数据存取，达到提高软件实时性、降低代码复杂度，实现在仿真环境下实时查看复用总线数字器件存储器数据目的。【附图说明】图1为本专利技术的电路原理示意图；图2为DSP读复用总线测试图；图3为DSP写复用总线测试图。【具体实施方式】本技术涉及一种哈佛结构总线(地址总线与数据总线相互独立)与复用总线(地址总线与数据总线分时复用)的接口转换电路，用于基于哈佛结构的DSP处理器与采用复用总线的数字器件进行数据交互传输。如图1所示，本技术提供了一种哈佛结构总线与复用总线的接口转换电路，包括:第一缓冲器BF1、第二缓冲器BF2、第一与门AG1、第二与门AG2、第三与门AG3、第四与门AG4、第五与门AG5、第一非门NG1、第二非门NG2、第三非门NG3、第四非门NG4、第一或门0G1、第二或门0G2、第一三态缓冲器TSB1、第二三态缓冲器TSB2、第三三态缓冲器TSB3、第四三态缓冲器TSB4和数据选择器MUX ;电路接口包括DSP外部存储器接口和复用总线接口。DSP的外部存储器接口包括片选信号，输出使能信号，读信号，写信号，地址总线信号和数据总线信号；cpu_a0e为DSP的输出使能信号，DSP读操作时为低电平，写操作时为高电平，从DSP读写的建立阶段有效；cpu_data为DSP的数据总线；cpu_addr为DSP的地址总线；cpu_ce为DSP外部存储空间的片选信号，DSP读写时为低电平，从DSP读写的建立阶段有效；cpu_rd为DSP的读信号，DSP读作时为低电平，从DSP读写的激活阶段有效(与cpu_aoe信号的区别)；cpu_we为DSP的写信号，DSP写操作时为低电平，从DSP读写的激活阶段有效；复用总线接口包括片选信号，地址锁存信号，读信号，写信号，地址、数据复用总线信号;can_data为复用总线；can_ale为复用总线的地址锁存信号；can_cs为复用总线的片选信号；can_rd为复用总线的读信号；can_wr为复用总线的写信号。DSP的读信号cpu_rd输入到第一缓冲器BF1的输入端，第一缓冲器BF1的输出端作为复用总线的读信号can_rd输出；第一缓冲器BF1的输入端还与第一与门AG1的一个输入端连接在一起；DSP的写信号cpu_we输入到第二缓冲器BF2的输入端，第二缓冲器BF2的输出端作为复用总线的写信号can_wr输出；第二缓冲器BF2的输入端还与第一与门AG1的另一个输入端连接在一起；第一与门AG1的输出信号作为复本文档来自技高网...
【技术保护点】
一种哈佛结构总线与复用总线的接口转换电路，其特征在于包括：包括第一缓冲器BF1、第二缓冲器BF2、第一与门AG1、第二与门AG2、第三与门AG3、第四与门AG4、第五与门AG5、第一非门NG1、第二非门NG2、第三非门NG3、第四非门NG4、第一或门OG1、第二或门OG2、第一三态缓冲器TSB1、第二三态缓冲器TSB2、第三三态缓冲器TSB3、第四三态缓冲器TSB4和数据选择器MUX；DSP的读信号cpu_rd输入到第一缓冲器BF1的输入端，第一缓冲器BF1的输出端作为复用总线的读信号can_rd输出；第一缓冲器BF1的输入端还与第一与门AG1的一个输入端连接在一起；DSP的写信号cpu_we输入到第二缓冲器BF2的输入端，第二缓冲器BF2的输出端作为复用总线的写信号can_wr输出；第二缓冲器BF2的输入端还与第一与门AG1的另一个输入端连接在一起；第一与门AG1的输出信号作为复用总线的片选信号can_cs并输出，同时，第一与门AG1的输出信号还作为第二与门AG2的一个输入信号；DSP外部存储空间的片选信号cpu_ce通过第一非门NG1反向后与第二与门AG2的另一个输入端连接在一起，第二与门AG2的输出信号连接数据选择器MUX的数据选择端，同时，第二与门AG2的输出信号还作为复用总线的地址锁存信号can_ale输出，第二与门AG2的输出信号通过第二非门NG2反向后连接到第三与门AG3的一个输入端；DSP的地址总线cpu_addr连接到数据选择器MUX的一个输入端，DSP的数据总线cpu_data通过第一三态缓冲器TSB1连接到数据选择器MUX的另一个输入端，数据选择器MUX的输出信号通过第三三态缓冲器TSB3之后连接复用总线can_data；复用总线can_data依次通过第四三态缓冲器TSB4和第二三态缓冲器TSB2连接到DSP的数据总线cpu_data；第一或门OG1的两个输入端分别连接DSP外部存储空间的片选信号cpu_ce和DSP的输出使能信号cpu_aoe，第一或门OG1的输出端连接到第一三态缓冲器TSB1的使能端，同时，第一或门OG1的输出端还通过第三非门NG3连接到第二三态缓冲器TSB2的使能端，第三非门NG3的输出端同时连接到第三与门AG3的一个输入端和第四与门AG4的一个输入端，第三与门AG3的输出端连接到第四三态缓冲器TSB4的使能端；第二与门AG2的输出信号作为第四与门AG4的一个输入信号，第四与门AG4的输出端连接到第二或门OG2的一个输入端；DSP的输出使能信号cpu_aoe连接到第五与门AG5的一个输入端，DSP外部存储空间的片选信号cpu_ce通过第四非门NG4之后连接到第五与门AG5的另一个输入端，第五与门AG5的输出端连接到第二或门OG2的另一个输入端；第二或门OG2的输出端连接到第三三态缓冲器TSB3的使能端。...
【技术特征摘要】
【专利技术属性】
技术研发人员：王首浩，李光学，乔森，刘志蕾，
申请(专利权)人：北京精密机电控制设备研究所，中国运载火箭技术研究院，
类型：新型
国别省市：北京;11
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