基于FPGA的DDR控制器及控制方法技术

本发明专利技术公开了一种基于FPGA的DDR控制器及控制方法。该控制器包括：状态机，被配置为用于完成DDR控制器的时序控制功能，实现对DDR存储器的访问，并根据访问要求在相应的状态之间进行切换；配置控制单元，被配置为用于对DDR存储器寄存器在开机上电时进行配置；激活控制单元，被配置为用于对DDR存储器的数据阵列进行激活；读写控制单元，被配置为用于对外部访问进行同步处理，给出读写标志，并判断是猝发读写还是单周期读写；预充控制单元，被配置为用于完成对激活后的行单元进行无效操作；刷新控制单元，被配置为用于对数据阵列进行充电；端口控制单元，被配置为用于实现数据总线、地址总线和控制总线的端口锁存。本发明专利技术利于解决DDR存储器的控制问题。

【技术实现步骤摘要】

本专利技术涉及一种基于FPGA的DDR控制器、以及一种基于FPGA的DDR控制方法。
技术介绍
DDR存储器具有小型化和大容量等特点，作为数据存储器广泛应用于CPU系统、数据采集系统等领域。在数据采集系统领域主要用作数据缓存，如何实现对DDR存储器的控制，使其能够满足数据缓存要求，通常采用FPGA内核生成器，实现对DDR存储器的控制，完成DDR存储器的读写、刷新、预充、上电配置等操作。FPGA内核作为厂家自带专用IP核，一方面会向用户收取费用，增加用户成本，另一方面使用起来不够灵活，只能作为通用数据缓存控制接口使用，对于特殊使用很难满足要求，同时采用IP核FPGA的管脚固定，不能灵活配置，对于印制版布局布线提出了很高的要求。
技术实现思路
针对现有技术中存在的上述技术问题，本专利技术提出了一种基于FPGA的DDR控制器，其采用如下技术方案:基于FPGA的DDR控制器，包括:状态机，被配置为用于完成DDR控制器的时序控制功能，实现对DDR存储器的访问，并根据访问要求在相应的状态之间进行切换；配置控制单元，被配置为用于对DDR存储器寄存器在开机上电时进行配置；激活控制单元，被配本文档来自技高网...

【技术保护点】
基于FPGA的DDR控制器，其特征在于，包括：状态机，被配置为用于完成DDR控制器的时序控制功能，实现对DDR存储器的访问，并根据访问要求在相应的状态之间进行切换；配置控制单元，被配置为用于对DDR存储器寄存器在开机上电时进行配置；激活控制单元，被配置为用于对DDR存储器的数据阵列进行激活；读写控制单元，被配置为用于对外部访问进行同步处理，给出读写标志，并判断是猝发读写还是单周期读写；预充控制单元，被配置为用于完成对激活后的行单元进行无效操作；刷新控制单元，被配置为用于对数据阵列进行充电；端口控制单元，被配置为用于实现数据总线、地址总线和控制总线的端口锁存。

【技术特征摘要】

【专利技术属性】
技术研发人员：栗永强，张永坡，布乃红，戚瑞民，王俊生，
申请(专利权)人：中国电子科技集团公司第四十一研究所，
类型：发明
国别省市：安徽;34