用于FinFET器件的结构和方法技术

一种用于制造鳍式场效应晶体管(FinFET)器件的方法包括在衬底上方形成第一鳍结构，在第一鳍结构上方形成介电层，在介电层内形成具有垂直轮廓的沟槽，在沟槽的侧壁和底部上方共形地沉积第一半导体材料层，在第一半导体材料层上方沉积第二半导体材料层以填充剩余的沟槽，使介电层凹进以横向暴露第一半导体材料层以及蚀刻暴露的第一半导体材料层以露出第二半导体材料层。本发明专利技术的实施例还涉及用于FinFET器件的结构。

【技术实现步骤摘要】

本专利技术的实施例涉及集成电路器件，更具体地，涉及用于FinFET器件的结构和方法。
技术介绍
半导体集成电路(IC)工业已经经历了指数式增长。IC材料和设计中的技术进步已经产生了数代的IC，其中每代IC都具有比上一代IC更小和更复杂的电路。在IC发展过程中，功能密度(即，每一芯片面积上互连器件的数量)通常已经增加而几何尺寸(即，使用制造工艺可以制造的最小部件(或线))却已减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本而提供益处。这种按比例缩小也增大了加工和制造IC的复杂度，并且为了继续实现这些进步，需要IC加工和制造中的类似发展。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管以代替平面晶体管。虽然现有的FinFET器件及其制造方法通常已经能够满足它们的预期目的，但是它们不是在所有方面都已完全令人满意。期望在该领域中具有改进。
技术实现思路
本专利技术的实施例提供了一种用于制造鳍式场效应晶体管(FinFET)器件的方法，所述方法包括：在衬底上方形成第一鳍结构；在所述第一鳍结构上方形成介电层；在所述介电层内形成沟槽，其中，在所述沟槽的底部中暴露所述第一鳍结构；在所述沟槽内沉积第一半导体材料层；在所述沟槽内的所述第一半导体材料层上方沉积第二半导体材料层；使所述介电层凹进以横向暴露所述第一半导体材料层；以及蚀刻暴露的第一半导体材料层以露出所述第二半导体材料层，其中，位于所述第二半导体材料层下方的所述第一半导体材料层的至少一部分保持完整。根据本专利技术的另一实施例，提供了一种用于制造鳍式场效应晶体管(FinFET)器件的方法，所述方法包括：在衬底上方形成由介电层围绕的第一鳍结构；使所述第一鳍结构凹进以在所述介电层中形成沟槽；扩大所述沟槽以具有垂直的侧壁轮廓；在所述沟槽的侧壁和底部上方共形地沉积第一半导体材料层；从剩余的沟槽的底部外延生长第二半导体材料层；使所述介电层凹进以横向暴露所述第一半导体材料层；去除沿着所述第二半导体材料层的侧壁的暴露的第一半导体材料层，但是基本上不蚀刻所述第二半导体材料层，其中，位于所述第二半导体材料层下方的所述第一半导体材料层的至少一部分保持完整；以及在所述衬底上方形成高k/金属栅极，所述高k/金属栅极包裹在所述第二半导体材料层上方和位于所述第二半导体材料层下方的剩余的第一半导体材料层上方。根据本专利技术的又一实施例，提供了一种半导体器件，包括：第一鳍结构，设置在衬底上方；第二鳍结构，设置在所述第一鳍结构上方，所述第二鳍结构包括：第一半导体材料层，作为所述第二鳍结构的下部；和第二半导体材料层，作为所述第二鳍结构的上部并且具有垂直的侧壁轮廓；以及高k/金属栅极(HK/MG)，设置在所述衬底上方并且包裹在所述第二鳍结构上方。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1是根据一些实施例的用于制造FinFET器件的示例性方法的流程图。图2至图13是根据图1的方法构建的处于制造阶段的示例性FinFET器件的截面图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。本专利技术涉及但不以其他方式限制于FinFET器件。例如，FinFET器件可以是包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开内容将继续以FinFET实例来说明本专利技术的各个实施例。然而，应该理解，除了权利要求中特别声明，本申请不应限制于特定类型的器件。图1是根据本专利技术的各方面的用于制造FinFET器件200的方法100的流程图。图2至图13是根据图1的方法100构建的处于制造阶段的FinFET器件200的截面图。参照图1至图9共同地描述FinFET器件200。应该理解，在方法100之前、期间和之后可以提供额外的步骤，并且对于方法的其他实施例，可以替代或消除描述的一些步骤。参照图1和图2，方法100开始于步骤102，在衬底210中形成第一鳍结构220。衬底210包括硅。在另一实施例中，衬底可以包括锗、硅锗、砷化镓或其他适当的半导体材料。可选地并且对于一些实施例，衬底210可以包括外延层。例如，衬底210可以具有位于块状半导体上面的外延层。此外，衬底210可以被应变以用于性能增强。例如，外延层可以包括与块状半导体的那些材料不同的半导体材料，诸如通过包括选择性外延生长(SEG)的工艺形成的位于块状硅上面的硅锗层或者位于块状硅锗上面的硅层。此外，衬底210可以包括诸如掩埋介电层的绝缘体上半导体(SOI)结构。同样可选地，衬底210可以包括诸如通过称为注氧隔离(SIMOX)技术、晶圆接合、SEG的方法或其他适当的方法形成的诸如埋氧(BOX)层的掩埋介电层。实际上，各个实施例可以包括各种衬底结构和材料的任何结构和材料。可以通过诸如沉积、光刻和蚀刻的一个或多个工序形成第一鳍结构220。在一个实施例中，在衬底210上方形成硬掩模(HM)层。HM层可以包括氮化硅、氧化硅、碳化硅、氧化钛、氮化钛、氧化钽、氮化钽或任何合适的材料。然后在HM层上方形成图案化的光刻胶层以限定第一鳍结构220。通常地，图案化工艺可以包括光刻胶涂布(例如，旋涂)、曝光、显影光刻胶本文档来自技高网...

【技术保护点】
一种用于制造鳍式场效应晶体管(FinFET)器件的方法，所述方法包括：在衬底上方形成第一鳍结构；在所述第一鳍结构上方形成介电层；在所述介电层内形成沟槽，其中，在所述沟槽的底部中暴露所述第一鳍结构；在所述沟槽内沉积第一半导体材料层；在所述沟槽内的所述第一半导体材料层上方沉积第二半导体材料层；使所述介电层凹进以横向暴露所述第一半导体材料层；以及蚀刻暴露的第一半导体材料层以露出所述第二半导体材料层，其中，位于所述第二半导体材料层下方的所述第一半导体材料层的至少一部分保持完整。

【技术特征摘要】
2014.06.27 US 14/318,1401.一种用于制造鳍式场效应晶体管(FinFET)器件的方法，所述方法
包括：
在衬底上方形成第一鳍结构；
在所述第一鳍结构上方形成介电层；
在所述介电层内形成沟槽，其中，在所述沟槽的底部中暴露所述第一
鳍结构；
在所述沟槽内沉积第一半导体材料层；
在所述沟槽内的所述第一半导体材料层上方沉积第二半导体材料层；
使所述介电层凹进以横向暴露所述第一半导体材料层；以及
蚀刻暴露的第一半导体材料层以露出所述第二半导体材料层，其中，
位于所述第二半导体材料层下方的所述第一半导体材料层的至少一部分保
持完整。
2.根据权利要求1所述的方法，其中，在所述介电层内形成所述沟槽
包括：
实施化学机械抛光(CMP)以去除过量的介电层并且暴露所述第一鳍
结构的顶面；
使所述第一鳍结构凹进以在所述介电层中留下第一沟槽；以及
扩大所述第一沟槽以形成具有垂直的侧壁轮廓的所述沟槽。
3.根据权利要求2所述的方法，其中，沿着所述沟槽的侧壁的所述第
一半导体材料层承载所述沟槽的所述垂直的侧壁轮廓。
4.根据权利要求3所述的方法，其中，沉积在所述第一半导体材料层
上方的所述第二半导体材料层承载所述垂直的侧壁轮廓。
5.根据权利要求1所述的方法，其中，通过从剩余的沟槽的底部外延
生长来沉积所述第二半导体材料层。
6.根据权利要求1所述的方法，其中，使所述介电层凹进以使所述介
电层的顶面在所述沟槽的底部处低于所述第一半导体材料...

【专利技术属性】
技术研发人员：尤志豪，余绍铭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71