一种降低图像缩小处理时系统峰值带宽的方法和装置制造方法及图纸

本发明专利技术公开了一种降低图像缩小处理时系统峰值带宽的方法和装置，方法包括步骤：在进行图像缩小处理时，存储器直接访问DMA模块根据运算窗口的行列数大小，读取存储器中的图像数据并控制存储器读取地址的换行和换列，在读取的数据个数达到所述运算窗口的宽度列数或者所述宽度列数的倍数时所述读取地址即进行换行，在读取的数据行数达到所述运算窗口的高度行数时所述读取地址即偏移所述运算窗口的宽度列数或者宽度列数的倍数。本发明专利技术改变现有技术图像缩小处理按行取数的方式，DMA按块取数，在进行图像缩小时不用总线干预就能自我控制峰值带宽，本发明专利技术无需增加大量缓冲器，因此低成本；无需总线限制峰值带宽，对系统总线的要求低。

【技术实现步骤摘要】

本专利技术涉及图像处理系统
，具体涉及一种降低图像缩小处理时系统峰值带宽的方法和装置。
技术介绍
如图1所示，显示引擎是芯片中处理二维图像的图层叠加、缩放、后处理等功能的电路模块，它通过向DRAM控制器发送命令来取得图像数据，然后用这些数据进行运算处理，处理完的数据再送给显示时序驱动器去驱动屏幕进行显示。显示引擎对系统带宽的要求完全取决于硬件DMA的行为，好的硬件DMA设计能节省带宽，而差的DMA设计会给系统带来很大负担。传统的取数方式如图2和图3所示，软件配置起始地址和图像的宽度和高度，硬件DMA按照固定顺序，即以行扫描的方式发送地址命令给DRAM控制器，于是DRAM控制器以行扫描的顺序返回数据，图像缩放模块按顺序接收硬件DMA传送过来的数据并进行运笪弁ο如图4所示，由于图像缩放模块本身的特性，当图像进行缩小的时候，每输出一行可能需要连续写入多行数据，相应的，DMA会连续发送多行数据的命令给DRAM控制器，这时峰值带宽很高，在一段时间内系统带宽吃紧，影响系统性能。针对这个问题通常有两种解决办法:1.系统总线限制设备的峰值带宽，这时总线的延时就非常大，显示引擎必须增加大量缓冲器来容忍总线的延时，否则显示时序控制器会缺数，这样做会增加成本；2.系统总线不限制设备的峰值带宽，通过提高DRAM的频率来满足高峰值带宽，这样就降低了系统带宽的利用率，同时也增加了成本。
技术实现思路
本专利技术要解决的技术问题在于，针对现有技术的不足，提供一种降低图像缩小处理时系统峰值带宽的方法和装置，克服现有技术图像处理模块在进行图像压缩时带宽占用多，导致峰值带宽过高，影响系统性能的缺陷。本专利技术为解决上述技术问题所采用的技术方案为:一种降低图像缩小处理时系统峰值带宽的方法，包括步骤:在进行图像缩小处理时，存储器直接访问DMA模块根据运算窗口的行列数大小，读取存储器中的图像数据并控制存储器读取地址的换行和换列，在读取的数据个数达到所述运算窗口的宽度列数或者所述宽度列数的倍数时所述读取地址即进行换行，在读取的数据行数达到所述运算窗口的高度行数时所述读取地址即偏移所述运算窗口的宽度列数或者所述宽度列数的倍数。根据本专利技术的实施例，在所述存储器直接访问DMA模块内设置地址跳转控制模块，控制存储器读取地址的换行和换列。根据本专利技术的实施例，所述地址跳转控制模块包括第一计数器、第二计数器、第三计数器和第四计数器，第一计数器用于将计数累计至图像的总列数，第二计数器用于将计数累计至所述运算窗口的宽度列数，第三计数器用于将计数累计至图像的总行数，第四计数器用于将计数累计至所述运算窗口的高度行数。根据本专利技术的实施例，在图像缩放模块设置双缓冲器，即第一缓冲器和第二缓冲器，以及行缓冲控制模块，第一缓冲器写入数据时，第二缓冲器向所述行缓冲控制模块传送数据，第二缓冲器写入数据时，第一缓冲器向所述行缓冲控制模块传送数据。根据本专利技术的实施例，所述运算窗口的行列数大小设为4行乘以4列。 一种降低图像缩小处理时系统峰值带宽的装置，包括存储器、存储器直接访问DMA模块和图像缩放模块，所述存储器、所述存储器直接访问DMA模块和所述图像缩放模块依次相连，所述存储器用于存储图像数据，所述存储器直接访问DMA模块用于在进行图像缩小处理时，根据运算窗口的行列数大小读取存储器中的图像数据并控制存储器读取地址的换行和换列，在读取的数据个数达到所述运算窗口的宽度列数或者所述宽度列数的倍数时所述读取地址即进行换行，在读取的数据行数达到所述运算窗口的高度行数时所述读取地址即偏移所述运算窗口的宽度列数，所述图像缩放模块用于根据所述运算窗口的行列数大小对所述图像数据进行缩小处理。根据本专利技术的实施例，在所述存储器直接访问DMA模块内设置地址跳转控制模块，控制存储器读取地址的换行和换列。根据本专利技术的实施例，所述地址跳转控制模块包括第一计数器、第二计数器、第三计数器和第四计数器，第一计数器用于将计数累计至图像的总列数，第二计数器用于将计数累计至所述运算窗口的宽度列数，第三计数器用于将计数累计至图像的总行数，第四计数器用于将计数累计至所述运算窗口的高度行数。根据本专利技术的实施例，在所述图像缩放模块设置双缓冲器，即第一缓冲器和第二缓冲器，以及行缓冲控制模块，第一缓冲器写入数据时，第二缓冲器向所述行缓冲控制模块传送数据，第二缓冲器写入数据时，第一缓冲器向所述行缓冲控制模块传送数据。根据本专利技术的实施例，所述运算窗口的行列数大小设为4行乘以4列。实施本专利技术的技术方案，具有以下有益效果:本专利技术改变现有技术图像缩小处理按行取数的方式，DMA按块取数，让图像缩放模块在最短的时间内建立运算窗口，在进行图像缩小时不用总线干预就能自我控制峰值带宽，在不需要增加缓冲器和提高DRAM频率的条件下保证显示时序控制器不缺数；本专利技术无需增加大量缓冲器，因此低成本；无需总线限制峰值带宽，对系统总线的要求低。【附图说明】下面通过参考附图并结合实例具体地描述本专利技术，本专利技术的优点和实现方式将会更加明显，其中附图所示内容仅用于对本专利技术的解释说明，而不构成对本专利技术的任何意义上的限制，在附图中:图1为现有技术图像处理电路模块示意图；图2为现有技术图像处理电路模块数据流示意图；图3为现有技术图像处理电路模块工作流程示意图；图4为现有技术图像处理电路模块进行图像压缩时的峰值带宽示意图；图5为本专利技术装置示意图；图6为本专利技术工作流程不意图；图7为本专利技术图像压缩像素点计算示意图；图8为本专利技术具体实施例流程图；图9为本专利技术DMA模块发送命令的时序图；图10为本专利技术DMA模块返回数据的时序图；图11为本专利技术图像缩放模块运算窗口双缓冲器工作流程示意图；图12为本专利技术图像缩放模块运算窗口缓冲器工作流程示意图；图13为本专利技术图像缩放模块行行缓冲控制模块工作流程示意图；图14为本专利技术图像处理电路模块进行图像压缩时的峰值带宽示意图。【具体实施方式】如图5和图6所示，本专利技术降低图像缩小处理时系统峰值带宽的方法，包括步骤:在进行图像缩小处理时，存储器直接访问DMA模块根据运算窗口的行列数大小，读取存储器中的图像数据并控制存储器读取地址的换行和换列，在读取的数据个数达到运算窗口的宽度列数或者宽度列数的倍数时读取地址即进行换行，在读取的数据行数达到运算窗口的高度行数时读取地址即偏移运算窗口的宽度列数或者所述宽度列数的倍数。根据本专利技术的实施例，在存储器直接访问DMA模块内设置地址跳转控制模块，控制存储器读取地址的换行和换列。地址跳转控制模块包括第一计数器、第二计数器、第三计数器和第四计数器，第一计数器用于将计数累计至图像的总列数，第二计数器用于将计数累计至运算窗口的宽度列数，第三计数器用于将计数累计至图像的总行数，第四计数器用于将计数累计至运算窗口的高度行数。在图像缩放模块设置双缓冲器，即第一缓冲器和第二缓冲器，以及行缓冲控制模块，第一缓冲器写入数据时，第二缓冲器向行缓冲控制模块传送数据，第二缓冲器写入数据时，第一缓冲器向行缓冲控制模块传送数据。运算窗口的行列数大小设为4行乘以4列。本专利技术降低图像缩小处理时系统峰值带宽的装置，包括存储器、存储器直接访问DMA模块和图像缩放模块，存储器、存储器直接访问DMA模块和图像缩放模块依次相连，存储器用于存储图像数据，本文档来自技高网...

【技术保护点】
一种降低图像缩小处理时系统峰值带宽的方法，其特征在于，包括步骤：在进行图像缩小处理时，存储器直接访问DMA模块根据运算窗口的行列数大小，读取存储器中的图像数据并控制存储器读取地址的换行和换列，在读取的数据个数达到所述运算窗口的宽度列数或者所述宽度列数的倍数时所述读取地址即进行换行，在读取的数据行数达到所述运算窗口的高度行数时所述读取地址即偏移所述运算窗口的宽度列数或者所述宽度列数的倍数。

【技术特征摘要】

【专利技术属性】
技术研发人员：张俊，张庆，
申请(专利权)人：珠海全志科技股份有限公司，
类型：发明
国别省市：广东;44