低功率均衡器及其训练制造技术

描述了包括以下的装置：可操作用于执行线性均衡训练和执行展开的决策反馈均衡器(DFE)的功能的取样器、用于当输入信号的两个相邻位相同时从取样器中选择偏移取样器的输出的逻辑。描述了包括可操作用于对于输入信号的非孤位转换将第一后达残留ISI抽头匹配到第一前达残留ISI抽头的线性均衡器(LE)的均衡方案。

【技术实现步骤摘要】
【国外来华专利技术】【专利说明】
技术介绍
对于高速串行输入/输出(I/O)(例如通用串行总线(USB))而言，为了能够处理在奈奎斯特(Nyquist)频率处有超过20dB损失的信道，决策反馈均衡(DFE)被加入I/O接收器中以校正由I/O接收的模拟输入信号上的码元间干扰(ISI) dFE通常使用数据路径中的求和器来实现，该求和器将偏移作为“η”个先前样本的函数添加到模拟输入信号上。DFE具有创建从最近取样位d开始的快速路径以影响紧随y的位的缺点，其中y 是由DFE的求和器生成的。DFE的替换是循环展开的DFE(uDFE)，其中在两个或多个应用的偏移处取了多个样本且使用哪个值的决策被推迟到流水线中的后续。uDFE消除了传统DFE观察到的快速路径，因为再也不需要在对下一样本取样之前知道上一数据样本解析到什么。然而，由于远超过1位的反馈，实现uDFE非常不实际，因为“η”位(也称作“η”个抽头)的反馈要求2斤取样器。例如，在循环展开的方式中4个抽头的uDFE可要求16个取样器来实现，这急剧地增加了 I/O设计的功率和面积。DFE和uDFE的另一个缺点是他们不解决前达(pre-cursor)ISI，而前达ISI是误差的主要来源。总体上当数据速率上升时，要恢复数据所要求的均衡越来越多。这是以功率和面积成本为代价的，与手持片上系统(SoC)设备激进的功率和面积预算冲突。【附图说明】从下面给出的详细描述和从本公开的各种实施例的附图将更完整地理解本公开的实施例，然而本公开的各种实施例的附图不应被理解为将本公开限制于具体实施例，而仅是出于解释和理解的目的。图1A是根据本公开的一个实施例的带较低功率均衡器的接收器的一部分。图1B示出误差和数据取样器阈值。图2是闭合的孤位转换。图3是闭合的非孤位转换。图4根据本公开的一个实施例示出对于输入信号的非孤位转换将第一后达(post-cursor)残留码元间干扰(ISI)抽头匹配到第一前达残留ISI抽头并且在应用了展开的决策反馈均衡(uDFE)之后的均衡器的脉冲响应。图5是根据一个实施例示出了完成线性均衡器(LE)训练之后的眼高度的目标信号幅度(TSM)周围的数据样本幅度的分布。图6是根据一个实施例包括在完成跟随LE训练的uDFE抽头训练之后的眼宽度和高度的TSM周围的位分布。图7是根据一个实施例在完成LE和uDFE之前和之后的包括眼高度的TSM周围的位分布的并排对比图。图8是根据本公开的一个实施例的带均衡器的智能设备或计算机系统或片上系统(SoC)1600。【具体实施方式】各实施例描述了执行均衡而不造成在背景章节中讨论的传统方案产生的功率和面积影响的均衡方案。不是增加完整的4抽头的决策反馈均衡(DFE)来直接校正后达信道损失，各实施例而是使用输入/输出(I/O)接收器和线性均衡器(LE)中现有的误差取样器来有效地校正最大的三个抽头。不像传统的展开的DFE解决方案，各实施例在前达抽头和后达之间平衡，该前达抽头和后达抽头是最大的两个抽头(即误差来源)，因此他们对于非孤位转换互相抵消。在此情况中，N+2抽头也基本被消除了。在一个实施例中，以经修改的展开的DFE(uDFE)方式利用现有的误差取样器解决在接收的输入信号中的孤位转换。高速10信道(例如，USB3、高速外围组件互连(PCIe)、串行ATA(SATA)等)的已有解决方案使用4抽头DFE来将N+2、N+3、和N+4抽头带到零并对于N+1依赖一些线性均衡形式。N+l、N+2、N+3、和N+4抽头是后达抽头。在传统DFE中使用了求和器来将N+2、N+3、和N+4抽头带到零。求和器框难以开发并难以增加10设计的功率和面积。而且，传统DFE没有有效地解决是信道中第二大误差来源的N-1前达抽头。各实施例有效地消除此N-1前达抽头及N+1和N+2后达抽头(最大的三个误差来源)，产生了比传统均衡方案更好的性能同时比仅关注后达ISI校正的典型设计消耗更低的功率和面积。在以下描述中，讨论了许多细节以提供对本公开的各实施例更全面的解释。然而对于本领域技术人员显然的是，没有这些具体细节也可实践本公开的各实施例。在其他情况下，以框图形式而不是详细地示出了各个已知的结构和设备以避免模糊本公开的各实施例。注意，在各实施例的相应附图中信号是用线表示的。一些线较粗以指示更多的组分信号路径，和/或一些线在一个或多个端有箭头以指示主信息流方向。这样的指示不意在限制。相反，使用这样的线结合一个和多个示例性实施例来促进对电路或逻辑单元更容易的理解。任何如按设计需要或偏好所规定的经表示的信号可实际包括可按任一方向移动并可用任何适合类型的信号方案实现的一个或多个信号。贯穿本说明书和在权利要求书中，术语“连接”意指在经连接的事物之间的直接电子连接，没有任何中间设备。术语“耦合”意指在经连接的事物之间的直接电子连接或者通过一个或多个被动或主动中间设备的间接连接。术语“电路”意指受安排互相合作以提供所需功能的一个或多个被动和/或主动组件。术语“信号”意指至少一个电流信号、电压信号或数据/时钟信号。“一”、“一种”和“所述”的含义包括复数引用。“在……中”的含义包括“在……中”和“在……上”。术语“缩放” 一般指将设计(方案和布局)从一个工艺技术转换到另一个工艺技术。术语“缩放”一般也指在同一技术节点中减小布局和设备的规模。术语“缩放”也可指调整(例如，放慢)关于另一参数(例如功率供应水平)的信号频率。术语“基本”、“接近”、“大概”、“近”和“大约” 一般指在目标值的+/-20 %以内。 除非另外地说明，使用序数形容词“第一”、“第二”和“第三”等描述普通对象只是指示指类似对象的不同实例，而不旨在暗示所述对象必须或者时间地、空间地、排序地或者以其他方式按照给定顺序。出于各实施例的目的，晶体管是金属氧化物半导体(M0S)晶体管，包括漏端、源端、栅端和体端。晶体管也包括三栅和鳍式场效晶体管、圆柱体全包围栅晶体管或如碳纳米管或自旋电子设备之类的实现晶体管功能的其他设备。源端和漏端可以是相同的端并在本文中可互换地使用。本领域技术人员将理解，可使用其他晶体管(例如，双极性结型晶体管——BJT PNP/NPN、BiCM0S、CM0S、eFET等)而不偏离本公开的范围。术语“丽”指示η型晶体管(例如，NMOS、NPN BJT等)，且术语“ΜΡ”指ρ型晶体管(例如，PMOS、PNP BJT等)。图1Α是根据本公开的一个实施例的带较低功率均衡器的接收器100的一部分。接收器100示出了与各实施例相关联的逻辑单元。为了不模糊各实施例，未示出接收器100的所有逻辑单元。例如，未示出相位内插器(ΡΙ)、时钟数据恢复(CDR)单元等。在一个实施例中，接收器100包括接收片(pad)(未示出)、静电放电(ESD)单元101、放大器102、LE103、数据取样器104、及相对应的误差取样器105和106、顺序单元(例如触发器(FF))109、110、111、第一复用器112、顺序单元113和114、第二复用器115 (可为可选)、DFE逻辑116和训练逻辑117。在一个实施例中，接收片通过信道接收输入信号数据。在一个实施例中，ESD单元101保护接收器电路免受导致输入数据信号中的过度上冲或下冲的任何ESD事件影本文档来自技高网...

【技术保护点】
一种装置，所述装置包括：用于接收输入信号的接收片；耦合至接收片的静电放电(ESD)单元；以及可操作用于对于所述输入信号的非孤位转换将第一后达残留ISI抽头匹配到第一前达残留ISI抽头的线性均衡器(LE)。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：L·A·约翰逊，S·保斯雷曼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US