具有早期解码终止检测的解码器制造技术

本申请公开了具有早期解码终止检测的解码器的实施例。所述解码器能够提供灵活且可扩展的解码和早期终止检测，特别是在使用准循环低密度奇偶校验码(QC LDPC)解码时。在一个实施例中，控制器使用包括多个层的编码矩阵来迭代地解码数据单元。响应于确定来自多于一个层解码操作的解码的数据单元满足奇偶校验方程并且来自多于一个层解码操作的解码的数据单元相同，控制器终止对数据单元的解码。有利地，终止对数据单元的解码能够减小解码该数据单元所执行的迭代的数量。

【技术实现步骤摘要】
【国外来华专利技术】
本公开涉及计算机系统的数据存储系统。更具体地，本公开涉及具有早期解码终 止检测的解码器。
技术介绍
非易失性存储器阵列经常具有有限的耐久性。存储器阵列的耐久性典型地取决于 使用模式和磨损。另外，该耐久性取决于所使用的非易失性存储器阵列的类型。例如，具有 多层单元（MIX) NAND介质的存储器阵列典型地比具有单层单元（SIX) NAND介质的存储器阵 列具有更短的耐久性。为了保护存储在存储器阵列的用户数据不受可能由缩小的耐久性导 致的讹误，能够与用户数据一起生成并存储奇偶校验数据，以便于错误检测和/或校正。奇 偶校验数据的解码可能费时且是资源密集的。因此，期望提供用于解码奇偶校验数据的更 尚效的机制。【附图说明】 现在将参考下面的附图描述实施本专利技术的各种特征的系统和方法，在附图中： 图1示出了根据本专利技术的一个实施例的实现具有早期解码终止检测的解码器的 主机系统和数据存储系统的组合。 图2示出了根据本专利技术的一个实施例的用于解码数据的解码矩阵。 图3示出了根据本专利技术的一个实施例的解码器的框图。 图4示出了根据本专利技术的一个实施例的早期检测模块的框图。 图5是示出了根据本专利技术的一个实施例的早期终止检测的过程的状态图。 图6是示出了根据本专利技术的一个实施例的解码过程和早期终止检测过程的时序 的时序图。 图7是示出了根据本专利技术的一个实施例的具有早期终止检测的解码过程的流程 图。 图8-10是示出了根据本专利技术的各种实施例的早期检测模块的框图。【具体实施方式】 尽管描述了特定实施例，但这些实施例仅以示例的方式呈现，并且不是想要限制 保护的范围。实际上，本文所描述的新颖的方法和系统可以以各种其他形式实施。此外， 可以以本文所描述的方法和系统的形式进行各种省略、替换、和改变，而没有脱离保护的范 围。 歷 数据存储系统（诸如固态驱动器）典型地包括与一个或多个的非易失性存储器阵 列耦接的一个或多个的控制器。取决于所使用的非易失性存储器阵列的类型，作为例如读/ 写干扰、数据保留的丢失和/或耐久性的丧失的结果，存储的数据可能遭受讹误。数据存储 系统能够利用一个或多个的纠错或者错误编码机制来检测和/或校正存储数据中的错误。 一种这样的机制能够在写用户数据时确定奇偶校验数据（诸如奇偶校验数据）。奇偶校验 数据能够被存储在例如存储器阵列中。当存储的用户数据被取回时，奇偶校验数据能够用 作解码过程的一部分，以确定所取回的用户数据的完整性。如果检测到一个或多个的错误， 那么可以校正这样的错误。 数据的迭代解码能够涉及相当大的系统开销，诸如处理时间开销、系统资源开销 和/或系统部件开销（例如，需要使用附加的硬件、固件等）。因此，早期终止迭代解码能够 为数据存储系统提供显著的功率和/或处理时间节省。此外，存储奇偶校验数据（例如，在 存储器阵列中）可能减小可用于存储用户数据的存储器空间。因此，也对于数据存储系统 有利的是，支持不同的错误码率、码长和/或不同的编码吞吐速度。例如，当非易失性存储 器处于生命周期的早期并因此具有相对较高的保持力和/或耐久性时，数据存储系统能够 对具有相对较高的编码率的存储数据进行解码，以便于使用较少的奇偶校验数据。随着非 易失性存储器随着时间磨损，数据存储系统能够切换至解码较低的编码率，以使得生成更 多奇偶校验数据来保护用户数据免受错误。然而，支持多个码率、长度、和/或吞吐速度可 能要求增加和/或复制系统部件（硬件、固件等），这可能增加功耗和处理时间。 本专利技术的实施例针对具有早期解码终止检测的解码器。在一个实施例中，解码器 能够通过使用标称或者非冗余性的系统部件，执行早期解码终止检测，同时支持多个错误 码率和/或错误码长。例如，能够配置解码器的早期检测模块，以使得现有检测部件能够被 使用和/或再使用以支持各种码率和/或码长。早期检测模块能够通过例如利用并行计算 技术，进一步支持多个错误编码吞吐速度。换言之，早期检测模块的架构能够是可扩展的和 /或灵活的。因此，能够增加解码效率进而增加数据存储系统性能，而数据解码中的系统部 件的数量和/或尺寸没有实质的增加。此外，通过减少用于解码数据的迭代数，能够减少功 耗和数据处理时间。 系统概沐 图1示出了根据本专利技术的一个实施例的实现具有早期解码终止检测的解码器的 主机系统110和数据存储系统120的组合100。如所示出，数据存储系统120(例如，混合硬 盘驱动器、固态驱动器等）包括控制器130和存储介质140。存储介质140可以包括非易 失性存储器的阵列，诸如闪速集成电路、硫系RAM(C-RAM)、相变存储器（PC-RAM或者PRAM)、 可编程金属化单元RAM (PMC-RAM或者PMCm)、双向通用存储器（OUM)、阻变RAM(RRAM)、NAND 存储器（例如，单层单元（SLC)存储器、多层单元（MLC)存储器、或者其任何组合）、NOR存 储器、EEPR0M、铁电存储器（FeRAM)、磁阻RAM(MRAM)、其他离散的NVM(非易失性存储器）芯 片、或者其任何组合。在一些实施例中，数据存储系统120还能够包括其他类型的存储，诸 如一个或多个磁介质存储模块或者其他类型的存储模块。 控制器130能够被配置为从主机系统110的存储接口模块112 (例如，设备驱动 器）接收数据和/或存储访问命令。由存储接口模块112传送的存储访问命令能够包括由 主机系统110发出的写数据和读数据命令。读写命令能够指明被用于访问数据存储系统 120的逻辑地址（例如，逻辑块地址或者LBA)。控制器130能够在存储介质140中执行所 接收的命令。 数据存储系统120能够存储由主机系统110传送的数据。换言之，数据存储系统 120能够充当主机系统110的存储器存储设备。为了便于该功能，控制器130能够实现逻辑 接口。逻辑接口能够将数据存储系统存储器作为用户数据能够存储于其中的逻辑地址（例 如，连续的地址）的集合，呈现给主机系统110。内部地，控制器130能够将逻辑地址映射到 存储介质140和/或其他存储模块中的各种物理位置或者地址。 控制器130包括分别被配置为对存储在存储介质140中并从存储介质140中取回 的数据进行解码和编码的解码器模块132和编码器模块134。解码器模块132能够进一步 确定从存储介质140取回的数据的完整性，并且如果需要，对取回的数据执行纠错。在一些 实施例中，当存储介质140处于生命周期的早期，并且因此具有相对较高的保持力和/或耐 久性时，控制器130能够指示编码器模块134使用相对较高的编码率对数据进行编码，以使 得使用较少的奇偶校验数据。随着存储介质140随着时间磨损，控制器130能够指示编码器 模块134切换至较低编码率，以使得生成更多奇偶校验数据来保护用户数据免受错误。控 制器130能够将用于编码的数据的编码率存储在存储介质140或者另一个存储模块（未示 出）中，以便于解码器模块132之后能够访问该信息来对编码的数据进行解码。 对低密度奇偶柃验（LDPC)编码的概沐 在一个实施例中，解码器模块132和编码器模块134能够分别利用低密度奇偶校 验（LDPC)码来解码和/或生成奇偶校验数据。能够使用解码矩阵H来解码LDPC码，以及 使用相应的生本文档来自技高网...

【技术保护点】
一种固态存储系统，包括：非易失性固态存储器阵列，其被配置为存储多个数据单元；以及控制器，其被配置为：使用包括多个层的编码矩阵来迭代地对数据单元进行解码，所述多个层包括第一层和第二层，解码的迭代包括多个层解码操作，所述数据单元从所述存储器阵列读取，以及响应于确定以下项来终止对所述数据单元的解码：来自第一层解码操作的所解码的数据单元和所述第一层满足奇偶校验方程，来自第二层解码操作的所解码的数据单元和所述第二层满足所述奇偶校验方程，以及来自所述第一层解码操作的所解码的数据单元与来自所述第二层解码操作的所解码的数据单元相同，其中，对所述数据单元的解码的所述终止减少被执行以用于对所述数据单元进行解码的层解码操作的数量。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：G·陆，J·C·蒲，
申请(专利权)人：西部数据技术公司，
类型：发明
国别省市：美国;US