感测放大器及其感测方法技术

本发明专利技术公开了一种感测放大器及其感测方法，该感测放大器包括箝位电路，此箝位电路耦接于一第一节点与一第二节点之间；此箝位电路包括第一P型晶体管(P—type Transistor)，其具有第一端，第二端以及接收第一偏压信号的控制端，此第一P型晶体管的第一端及第二端分别耦接于第一节点及第二节点，于一感测时间区段内，来自存储单元的感测电流是经由第一节点流入第二节点。

【技术实现步骤摘要】
感测放大器及其感测方法
本专利技术是有关于一种感测放大器及其感测方法，且特别是有关于一种电流感测式的感测放大器及其感测方法。
技术介绍
随着科技发展，非易失性(Non-volatile)存储器，例如是闪存(flash)系已广泛地应用在各种电子产品中。一般而言，当欲读取闪存中一存储单元(MemoryCell)中记录的储存数据时，是透过感测放大器以检测及确定所选定的存储单元的数据内容。因此，如何提供一种可有效感测存储单元数据的感测放大器，乃目前业界所致力的课题之一。
技术实现思路
本专利技术是有关于一种感测放大器及其感测方法，可以逆向电流感测(reversecurrentsensing)的方式感测存储单元中所储存的数据，并可针对存储单元的阈值电压(ThresholdVoltage)的变异作补偿。根据本专利技术一方面，提出一种感测放大器，用以感测存储单元所储存的数据，其包括箝位电路。此箝位电路耦接于一第一节点与一第二节点之间。此箝位电路包括第一P型晶体管(P-typeTransistor)，其具有第一端，第二端以及接收第一偏压信号的控制端，此第一P型晶体管的第一端及第二端分别耦接于第一节点及第二节点，于一感测时间区段内，来自存储单元的感测电流是经由第一节点流入第二节点。根据本专利技术另一方面，提出一种感测方法，用以感测一存储单元所储存的一数据，该感测方法包括以下步骤：提供一感测放大器，此感测放大器包括箝位电路，此箝位电路耦接于第一节点与第二节点之间；以及，提供第一偏压信号至箝位电路的第一P型晶体管的控制端，此第一P型晶体管的第一端及第二端分别耦接于第一节点及第二节点，于一感测时间区段内，来自存储单元的一感测电流是经由第一节点流入第二节点。为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：附图说明图1绘示依据本专利技术的第一实施例的感测放大器与一存储单元的电路图。图2绘示感测放大器的相关操作信号的波形图。图3绘示绘示依据本专利技术的第二实施例的感测放大器与一存储单元的电路图。图4绘示依据本专利技术的第三实施例的感测放大器与一存储单元的电路图。图5绘示绘示感测放大器的相关操作信号的波形图。图6绘示依据本专利技术的第四实施例的感测放大器与一存储单元的电路图。【符号说明】10、30、40、60：存储器100、300、400、600：感测放大器102、302、402、602：存储单元104、304、404、604：箝位电路106、306、406、606：预充感测电路108、308、408、608：闩锁器BL：位线CSL：共同源极线N1、N2、N3、SENA：节点MP1～MP3：第一～第三P型晶体管MNS：隔离晶体管MNT：传输晶体管MNL：限制晶体管MN：晶体管Csen：感测电容器BLS：隔离控制信号IPC：传输控制信号STR：感测电压信号CLK：脉波信号INV：控制电位BLC1～BLC3：第一～第三偏压信号V(CSL)、V(N1)～V(N3)、V(SENA)：电位值Tsen：感测时间区段Tset：偏压设定时间区段Tstr：数据判断时间区段I1、I2、I3、I6：感测电流路径具体实施方式第一实施例请同时参考图1及图2，图1绘示依据本专利技术的第一实施例的感测放大器100与一存储器10的电路图。图2绘示感测放大器100的相关操作信号的波形图。存储器10包括多个用以储存数据的存储单元102。感测放大器100用以经由一位线BL感测存储单元102所储存的数据，感测放大器100包括箝位电路104及预充感测电路106。箝位电路104耦接于第一节点N1与第二节点N2之间，用以至少于感测时间区段Tsen内使第一节点N1的电位值高于第二节点N2的电位值。箝位电路104包括第一P型晶体管MP1，其具有第一端、第二端以及接收第一偏压信号BLC1的控制端。第一P型晶体管MP1的第一端及第二端分别耦接于第一节点N1及第二节点N2，于感测时间区段Tsen内，来自存储单元102的感测电流是经由第一节点N1流入第二节点N2。预充感测电路106耦接于第二节点N2，用以于感测时间区段Tsen之后，依据第二节点N2的电位值，判断存储单元102所储存的数据。上述的第一P型晶体管MP1例如是P型金属氧化物半导体场效晶体管(Metal-Oxide-SemiconductorField-EffectTransistor，MOSFET)。存储器10例如是非易失性存储器，如NAND闪存，而存储单元102例如是非易失性存储器中的一存储单元。隔离晶体管MNS被耦接于第一节点N1与第三节点N3之间，并受控于隔离控制信号BLS，以决定是否将感测放大器100与存储单元102隔离。预充感测电路106包括感测电容器Csen，此感测电容器Csen的一端耦接第二节点N2，另一端接收脉波信号CLK。预充感测电路106更可包括闩锁器108及传输晶体管MNT。于此例中，闩锁器108包括两个互相串接的反向器，用以输出一控制电位INV，此控制电位INV例如具有高电位以及低电位两种电位状态。传输晶体管MNT具有第一端、第二端以及接收传输控制信号IPC的控制端。传输晶体管MNT的第一端及第二端分别耦接至第二节点N2以及闩锁器108。为清楚说明感测放大器100的作动，兹辅以图2所绘示的波形图说明如下。首先，在偏压设定时间区段Tset内，各节点N1、N2、N3的电位值(图2中分别以V(N1)、V(N2)、V(N3)表示)是被设定成适合对存储单元102进行感测的电位值。于此偏压设定时间区段Tset内，存储单元102的共同源极线(CommonSourceLine)CSL的电位值(图2中以V(CSL)表示)被提升至高电位(如1.5伏特)，且第一节点N1的电位值逐渐提升至一目标电平，此目标电平是小于共同源极线CSL的电位值。换言之，此时第一节点N1耦接至存储单元102的源极端，而共同源极线CSL耦接至存储单元102的漏极端。而在偏压设定完成时，第一P型晶体管MP1的第一端的电位值(即第一节点N1的电位值)是被箝位在一个比第一偏压信号BLC1高出一阈值电压(ThresholdVoltage)的电位值。且在此偏压设定时间区段Tset内，传输控制信号IPC为致能而导通传输晶体管MNT，以将具有低电位(例如是接地电位，如0伏特)的控制电位INV传送至第二节点N2，使得第一节点N1的电位值高于第二节点N2的电位值。接着，于感测时间区段Tsen，脉波信号CLK的电位值是于感测时间区段Tsen起始时点被下拉，使得第二节点N2的电位在此时跟着被下拉，并使得第一节点N1与第二节点N2的电压差增加。之后，于感测时间区段Tsen内，假设存储单元102的阈值电压为低阈值电压，而使得感测电流得以产生，感测电流系沿着第三节点N3、隔离晶体管MNS、第一节点N1、箝位电路104的第一P型晶体管MP1、第二节点N2的路径(以图1中箭头I1代表之)对第二节点N2进行充电。如此一来，与脉波信号CLK的电位值没有于感测时间区段Tsen起始时点被下拉的作法相较，由于第一P型晶体管MP1的第一端与第二端间的电位差被加大，故加宽了第一P型晶体管MP1的饱和操作区间(saturationwindow)(亦即增加了第一P型晶体管MP1维持本文档来自技高网...

【技术保护点】
一种感测放大器，用以感测一存储单元所储存的一数据，包括：一箝位电路，耦接于一第一节点与一第二节点之间，该箝位电路包括一第一P型晶体管(P—type Transistor)，具有一第一端，一第二端以及接收一第一偏压信号的一控制端，该第一P型晶体管的该第一端及该第二端分别耦接于该第一节点及该第二节点，于一感测时间区段内，来自该存储单元的一感测电流是经由该第一节点流入该第二节点。

【技术特征摘要】
1.一种感测放大器，用以感测一存储单元所储存的一数据，包括：一箝位电路，耦接于一第一节点与一第二节点之间，该箝位电路包括一第一P型晶体管(P-typeTransistor)、一第二P型晶体管和一第三P型晶体管，该第一P型晶体管具有一第一端，一第二端以及接收一第一偏压信号的一控制端，该第一P型晶体管的该第一端及该第二端分别耦接于该第一节点及该第二节点，于一感测时间区段内，来自该存储单元的一感测电流是经由该第一节点流入该第二节点，使第二节点的电位值升高；该第二P型晶体管具有一第一端，一第二端以及接收一第二偏压信号的一控制端；该第三P型晶体管耦接于该第一P型晶体管的该第二端，并受控于一第三偏压信号；其中，该第一偏压信号高于该第三偏压信号，该第三偏压信号高于该第二偏压信号。2.根据权利要求1所述的感测放大器，其中该第二P型晶体管的该第一端及该第二端分别耦接于该第一P型晶体管的该第二端及该第二节点。3.根据权利要求1所述的感测放大器，其中该箝位电路更包括一限制晶体管，该限制晶体管耦接于该第三P型晶体管，并受控于该第...

【专利技术属性】
技术研发人员：陈重光，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71