多重图案化掩模设计的掩模位移电阻-电感方法及执行方法技术

本发明专利技术提供了一种系统和方法，该方法包括：提供集成电路设计的布局；通过处理器由该布局生成多个多重图案化分解；确定第一掩模和第二掩模之间的最大掩模位移；以及使用由最大掩模位移所限定的范围内的一个或多个掩模位移，对用于多个多重图案化分解中的每个的最差情况性能值进行仿真。而且，多个多重图案化分解中的每个均包括被划分为多重图案化掩模组的第一掩模和第二掩模的图案。本发明专利技术还提供了多重图案化掩模设计的掩模位移电阻-电感方法及执行方法。

【技术实现步骤摘要】
【专利说明】多重图案化掩模设计的掩模位移电阻-电感方法及执行方 法 相关申请 本申请涉及于2010年8月31日提交的标题为"Mask-Shift-AwareRCExtraction forDoublePatterningDesign" 的第 8, 119,310 号美国专利和于 2011 年6 月 24 日提 交的标题为 "Mask-Shift-AwareRCExtractionforDoublePatterningDesign" 的第 8, 252, 489号美国专利，其全部内容结合于此作为参考。
本专利技术一般地涉及半导体
，更具体地，涉及用于设计半导体器件的系统 和方法。
技术介绍
双重图案化和多重图案化是被开发用于光刻以增强部件密度的技术。通常，为了 在晶圆上形成集成电路的部件，使用光刻技术，其涉及施加光刻胶并且在光刻胶上限定图 案。首先，图案化光刻胶的图案在光刻掩模中进行限定，并且通过光刻掩模中的透明部分或 者不透明部分来实现。然后，将光刻胶的图案转印至所制造的部件。 随着集成电路的日益缩小，光学邻近效应产生越来越大的问题。当两个或多个单 独部件彼此太接近时，部件之间的间隔和/或间距可能超过光源的分辨率极限值。为了解 决这种问题，利用多重图案化技术。在多重图案化技术中，密集定位的部件被划分给同一多 重图案化掩模组中的两个或多个掩模，两个或多个掩模被用于图案化层。在每个多重图案 化掩模中，部件之间的距离增加超过单个掩模的部件之间的距离，因此，可以克服分辨率极 限值。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种方法，包 括：提供集成电路设计的布局；通过处理器由所述布局生成多个多重图案化分解，其中，所 述多个多重图案化分解中的每个均包括被划分给多重图案化掩模组的第一掩模和第二掩 模的图案；确定所述第一掩模和所述第二掩模之间的最大掩模位移；以及使用由所述最大 掩模位移所限定的范围内的一个或多个掩模位移，对所述多个多重图案化分解中的每个的 最差情况性能值进行仿真。 该方法还包括：将所述多个多重图案化分解的所述最差情况性能值进行比较；从 所述多个多重图案化分解中选择一个分解，其中，该分解的最差情况性能值是所述多个多 重图案化分解的最差情况性能值中最好的一个。 在该方法中，至少所述第一掩模或所述第二掩模与相应的多边形相关联。 在该方法中，至少所述第一掩模或所述第二掩模与两个或多个相应的多边形相关 联。 在该方法中，所述最差情况性能值包括所述布局的关键路径的定时。 在该方法中，所述最差情况性能值包括所述布局的关键路径的噪声。 该方法还包括：生成技术文件，包括：作为图案之间的间隔的函数的所述布局中 的所述图案的电阻；以及所述电阻对所述间隔的改变的电阻灵敏度，其中，在对所述多个多 重图案化分解中的每个的所述最差情况性能值的仿真步骤中使用所述技术文件。 该方法还包括：从所述技术文件得到所述电阻；通过将一个掩模位移和相应的一 个电阻灵敏度的乘积与所述电阻相加，使用所述电阻和一个掩模位移来计算新电阻；以及 使用所述新电阻计算所述集成电路设计的性能值，所述性能值对应于所述一个掩模位移。 在该方法中，使用以下方程执行计算所述新电阻的步骤：R= 心+Scx* (土Ax)+Scy* (土Ay)+Scz* (土Az)其中，R是所述新电阻,RQ是没有任何掩模位移 时的电阻；其中，Sex是所述电阻对x方向上的掩模位移的灵敏度，其中，Scy是所述电阻对 y方向上的掩模位移的灵敏度，其中，Sez是所述电阻对z方向上的掩模位移的灵敏度；其 中，Ax是所述x方向上的掩模位移，Ay是所述y方向上的掩模位移，且Az是所述z方向 上的掩模位移。 根据本专利技术的另一方面，提供了一种用于设计半导体器件的系统，包括：至少一个 处理器；以及至少一个存储器，包括用于一个或多个程序的计算机程序代码，所述至少一个 存储器和所述计算机程序代码被配置成通过所述至少一个处理器使所述系统：提供集成电 路设计的布局；由所述布局生成多个多重图案化分解，其中，所述多个多重图案化分解中的 每个均包括被划分给多重图案化掩模组的第一掩模和第二掩模的图案；确定所述第一掩模 和所述第二掩模之间的最大掩模位移；以及使用由所述最大掩模位移所限定的范围内的一 个或多个掩模位移，对所述多个多重图案化分解中的每个的最差情况性能值进行仿真；以 及使用所述多个多重图案化分解中的一个，制造所述多重图案化掩模组。 该系统还包括：生成技术文件，包括：作为图案之间的间隔的函数的所述布局中 的所述图案的电感；以及所述电感对所述间隔的改变的电感灵敏度，其中，在对所述多个多 重图案化分解中的每个的所述最差情况性能值进行仿真的步骤中使用所述技术文件。 该系统还包括：从所述技术文件得到电感；通过将一个掩模位移和相应的一个电 感灵敏度的乘积与所述电感相加，使用所述电感和一个掩模位移来计算新电感；以及使用 所述新电感来计算所述集成电路设计的性能值，所述性能值对应于所述一个掩模位移。 在该系统中，使用以下方程执行计算所述新电感的步骤：L= L+Sex*(土Ax)+Scy*(土Ay)+Scz*(土Az)其中，L是所述新电感，L0是没有任何掩模位 移时的电感；其中，Sex是所述电感对x方向上的掩模位移的灵敏度，其中，Scy是所述电感 对y方向上的掩模位移的灵敏度，其中，Sez是所述电感对z方向上的掩模位移的灵敏度； 其中，Ax是所述x方向上的掩模位移，Ay是所述y方向上的掩模位移，且Az是所述z方 向上的掩模位移。 在该系统中，所述最差情况性能值包括所述布局的关键路径的定时。 在该系统中，所述最差情况性能值包括所述布局的关键路径的噪声。 根据本专利技术的又一方面，提供了一种计算机可读介质，包括用于实施设计半导体 器件的方法的计算机可执行指令，所述方法包括：提供集成电路设计的布局；由所述布局 生成多个多重图案化分解，其中，所述多个多重图案化分解中的每个均包括被划分给多重 图案化掩模组的第一掩模和第二掩模的图案；确定所述第一掩模和所述第二掩模之间的最 大掩模位移；对于所述多个多重图案化分解中的每个：生成多个可能的掩模位移，其中，所 述多个可能的掩模位移在由所述最大掩模位移所限定的范围内；通过所述多个可能的掩模 位移和所述最大掩模位移来计算一个或多个新电阻；至少通过所述一个或多个新电阻来计 算一个或多个性能值；至少从所述一个或多个性能值中选择最差情况性能值；以及将所述 最差情况性能值指定为所述多个多重图案化分解中的每个的最差情况性能值；选择所述多 个多重图案化分解中的一个分解，所述多个多重图案化分解中的所述一个分解的最差情况 性能值是所述多个当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种方法，包括：提供集成电路设计的布局；通过处理器由所述布局生成多个多重图案化分解，其中，所述多个多重图案化分解中的每个均包括被划分给多重图案化掩模组的第一掩模和第二掩模的图案；确定所述第一掩模和所述第二掩模之间的最大掩模位移；以及使用由所述最大掩模位移所限定的范围内的一个或多个掩模位移，对所述多个多重图案化分解中的每个的最差情况性能值进行仿真。

【技术特征摘要】
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【专利技术属性】
技术研发人员：周志政，刘得佑，苏哿颖，李宪信，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71