一种基于实时时钟芯片的SVG系统技术方案

本发明专利技术公开了一种基于实时时钟芯片的SVG系统，包括中央控制单元，所述中央控制单元通过I2C总线与时钟芯片连接。所述时钟芯片的SCL引脚和SDA引脚采用开漏结构，中央控制单元SCL引脚与时钟芯片SCL引脚的连接线连接上拉电阻R1，中央控制单元SDA引脚与时钟芯片SDA引脚的连接线连接上拉电阻R2，上拉电阻R1和上拉电阻R2连接到VDD网络，时钟芯片TEST引脚连接到双向二极管的第2引脚，双向二极管的第1引脚和第3引脚分别连接到备用电源和VDD网络上。该系统还包括连接于时钟芯片滤波电路，包括并联的电容C1和电容C2。本发明专利技术系统结构的易操作性，此设计有十分可观的市场前景。

【技术实现步骤摘要】

本专利技术涉及外部RTC(Real-Time Clock)高效应用的领域，具体地说，本设计涉及一种基于实时时钟芯片的SVG(Static Var Generator)系统。
技术介绍
在生产生活中许多领域都有对时间实时检测的要求。控制器多配有实时时钟，用于计算当前时间的；还有作为其他芯片的中断输入。现在大部分时钟芯片都需要外接晶振以供RTC正常工作，增加PCB板走线，精度不高，影响时钟稳定性。遇闰年需要手动调整，不智能。
技术实现思路
针对相关
文献和以上现有技术的不足，在大量现有文献研宄和长期在相关领域研发实践的基础上，本专利技术提出“一种基于实时时钟芯片的SVG系统”，克服了现有技术中“外接晶振以供RTC正常工作，增加PCB板走线，精度不高，影响时钟稳定性”等技术难题。为了解决上述技术问题，本专利技术采用的技术方案是:一种基于实时时钟芯片的SVG系统，包括中央控制单元，所述中央控制单元通过I2C总线与时钟芯片连接。所述时钟芯片的SCL引脚和SDA引脚采用开漏结构，中央控制单元SCL引脚与时钟芯片SCL引脚的连接线连接上拉电阻R1，中央控制单元SDA引脚与时钟芯片SDA引脚的连接线连接上拉电阻R2，上拉电阻Rl和上拉电阻R2连接到VDD网络，时钟芯片TEST引脚连接到双向二极管的第2引脚，双向二极管的第I引脚和第3引脚分别连接到备用电源和VDD网络上。该系统还包括连接于时钟芯片滤波电路，包括并联的电容Cl和电容C2。所述时钟芯片的FOE引脚为高电平时，FOUT引脚输出32.768kHz的频率信号。本专利技术采用上述技术方案，与现有技术相比，本专利技术中所用时钟芯片内置高稳度的32.768kHz的DTCXO (数字温度补偿晶体振荡器)，通过FOUT引脚输出一个32.768kHz的频率信号；具有闰年自动调整功能(2000到2099);固定周期定时中断功能。固定周期范围244.14us?4096min任意时间设定；定时更新中断功能。可以根据内部时钟的定时设定，每秒或每分钟产生一个中断事件；鉴于以上优势及此系统结构的易操作性，此设计有十分可观的市场前景。【附图说明】图1为本专利技术【具体实施方式】的RX-8025T与K60通过I2C总线接口相连；图2为本专利技术【具体实施方式】的时钟芯片工作流程；图3为本专利技术【具体实施方式】的MCU (Micro Control Unit)与外部专用实时芯片之间的数据通讯流程；图4为本专利技术【具体实施方式】的寄存器写操作流程；图5为本专利技术【具体实施方式】的寄存器读操作流程；【具体实施方式】下面对照附图，通过对实施案例的描述，以期对本专利技术的【具体实施方式】所涉及的各构件的形状、构造、各部分之间的相互位置及连接关系、各部分的作用及工作原理、制造工艺及操作使用方法等，作进一步详细的说明，以帮助本领域技术人员对本专利技术的专利技术构思、技术方案有更完整、准确和深入的理解。一种基于实时时钟芯片的SVG系统，包括中央控制单元，所述中央控制单元通过12C总线与时钟芯片电路连接，中央控制单元SCL弓丨脚与时钟芯片SCL弓丨脚的连接线连接上拉电阻R1，中央控制单元SDA引脚与时钟芯片SDA引脚的连接线连接上拉电阻R2，上拉电阻Rl和上拉电阻R2连接到VDD网络，时钟芯片TEST引脚连接到双向二极管的第2引脚，双向二极管的第I引脚和第3引脚分别连接到备用电源和VDD网络上。所述时钟芯片的SCL引脚和SDA引脚采用开漏结构。该系统还包括连接于时钟芯片滤波电路，包括并联的电容Cl和电容C2。所述时钟芯片的FOE引脚为高电平时，FOUT引脚输出32.768kHz的频率信号。如图1所示图中Rl，R2为上拉电阻，时钟芯片的SDA，SCL引脚为开漏结构，闲置时为高电平。BAT45C双向二极管，当VDD网络有电时，由于二极管的单向导电性电流经Dl上管由2脚输出，下面的二极管截止，保证电池BTl不被充电。当VDD网络断电时电池BTl给Dl下管供电，由于二极管的单向导电性电流经Dl下管由2脚输出，上管截止，保证电池只给时钟供电，保证低耗节能。电池BTl是后备电源，防止系统掉电时，数据丢失。C1、C2连接于时钟芯片的电源与地之间，起滤波作用。FOUT引脚输出32.768kHz的频率信号，此功能需要FOE引脚状态使能。FOE为高电平时FOUT引脚才会有频率信号输出。上图结构中没有用到F0UT，故FOE与地相连，R3为下拉电阻。K60与RX-8025T时钟芯片通过I2C总线相连，K60作为主控器，控制I2C总线的时钟和数据传输的开始、停止、重新开始信号，时钟芯片作为被控器产生应答信号，给K60提供时钟数据，在主控器需要时钟数据的时候及时提供实时时钟信息。在主控器不需要时钟数据时后台计时实时时钟。上面结合附图对本设计进行了示例性描述，显然本设计具体实现并不受上述方式的限制，只要采用了本设计的方法构思和技术方案进行的各种非实质性的改进，或未经改进将本设计的构思和技术方案直接应用于其它场合的，均在本设计的保护范围之内。【主权项】1.一种基于实时时钟芯片的SVG系统，包括中央控制单元，其特征在于:所述中央控制单元通过总线与时钟芯片电路连接，中央控制单元SCL引脚与时钟芯片SCL引脚的连接线连接上拉电阻R1，中央控制单元SDA引脚与时钟芯片SDA引脚的连接线连接上拉电阻R2，上拉电阻Rl和上拉电阻R2连接到VDD网络，时钟芯片TEST引脚连接到双向二极管的第2引脚，双向二极管的第I引脚和第3引脚分别连接到备用电源和VDD网络上。2.根据权利要求1所述的基于实时时钟芯片的SVG系统，其特征在于:所述时钟芯片的SCL引脚和SDA引脚采用开漏结构。3.根据权利要求1所述的基于实时时钟芯片的SVG系统，其特征在于:该系统还包括连接于时钟芯片的滤波电路，包括并联的电容Cl和电容C2。4.根据权利要求1所述的基于实时时钟芯片的SVG系统，其特征在于:所述时钟芯片的FOE引脚为高电平时，FOUT引脚输出32.768kHz的频率信号。5.根据权利要求1所述的基于实时时钟芯片的SVG系统，其特征在于:所述的时钟芯片采用RX-8025T芯片，所述的中央控制单元采用K60芯片。6.根据权利要求1所述的基于实时时钟芯片的SVG系统，其特征在于:所述时钟芯片在SVG系统上电初始化时初始化系统的软件时钟。【专利摘要】本专利技术公开了一种基于实时时钟芯片的SVG系统，包括中央控制单元，所述中央控制单元通过I2C总线与时钟芯片连接。所述时钟芯片的SCL引脚和SDA引脚采用开漏结构，中央控制单元SCL引脚与时钟芯片SCL引脚的连接线连接上拉电阻R1，中央控制单元SDA引脚与时钟芯片SDA引脚的连接线连接上拉电阻R2，上拉电阻R1和上拉电阻R2连接到VDD网络，时钟芯片TEST引脚连接到双向二极管的第2引脚，双向二极管的第1引脚和第3引脚分别连接到备用电源和VDD网络上。该系统还包括连接于时钟芯片滤波电路，包括并联的电容C1和电容C2。本专利技术系统结构的易操作性，此设计有十分可观的市场前景。【IPC分类】G06F1-14【公开号】CN104820466【申请号】CN201510254023【专利技术人】束龙胜, 杨艳, 杨振, 徐成, 陶思磊, 汪霞, 刘建文, 刘勇, 杨健, 本文档来自技高网...

【技术保护点】
一种基于实时时钟芯片的SVG系统，包括中央控制单元，其特征在于：所述中央控制单元通过总线与时钟芯片电路连接，中央控制单元SCL引脚与时钟芯片SCL引脚的连接线连接上拉电阻R1，中央控制单元SDA引脚与时钟芯片SDA引脚的连接线连接上拉电阻R2，上拉电阻R1和上拉电阻R2连接到VDD网络，时钟芯片TEST引脚连接到双向二极管的第2引脚，双向二极管的第1引脚和第3引脚分别连接到备用电源和VDD网络上。

【技术特征摘要】

【专利技术属性】
技术研发人员：束龙胜，杨艳，杨振，徐成，陶思磊，汪霞，刘建文，刘勇，杨健，高之发，杨春骑，
申请(专利权)人：安徽鑫龙电器股份有限公司，
类型：发明
国别省市：安徽;34