用于解码的方法和装置制造方法及图纸

描述了用于数据的解码的系统和技术。定义多个子解码器，其中子解码器的数目仅受到要处理的码块的比特数目的限制。基于期望的最大块错误率针对子解码器定义迭代次数。子解码器可以异步地运行。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体上设及解码。更具体地，本专利技术设及用于概率数据的解码的改进的并 行处理。
技术介绍
现代无线通信系统已经被设计为在发送器和接收器之间传送大量的数据。通信系 统运营商都在不断寻求用于数据的强健传输的机制。数据的概率解码对于要在噪声环境中 发送的数据特别有用，并且大量概率解码技术、比如turbo码、低密度奇偶校验、W及之字 形狂igZag)码已经被开发出来。例如，已经在许多无线通信标准中将化rbo码用作前向纠 错（阳C)方案，例如，WCDMA、CDMA2000、LTE、LTE-A、WiMAX等，并且越来越关注更高的吞吐 量和更低的成本来对turbo码进行解码。turbo解码器执行将信道比特块解码成信息比特块。如果单个的解码器被用于解 码信道比特块，并且假设解码器可W每秒处理N个比特，则一个M个比特的块的解码时间将 是M/N。 提高吞吐量的一般方法是将信道比特块分割成P个子块，并且使用P个子解码器 来并发地解码输入块的相应子块。因此，解码一个块的总时间可W除W因数P，并且因此吞 吐量按P的因数得W提高（假设每个子译码器保持每秒处理N个比特的相同的处理能力）。 在许多现有技术的情况下，turbo解码器由专用集成电路（ASIC)或现场可编程口 阵列（FPGA)来实现。ASIC和FPGA的配置（子解码器的数目，存储器组等）可W根据与处 理延迟或吞吐量有关的要求而被定制。然而，在完成设计或者制造了ASIC之后，turbo解 码器的配置和性能难W改变。
技术实现思路
在本专利技术的一个实施方式中，一种装置包括至少一个处理器和存储计算机程序代 码的存储器。存储计算机程序代码的存储器被配置成与至少一个处理器一起使得所述装置 至少定义用于至少一个数据码块的并行解码的多个子解码器，其中所定义的子解码器的最 大数目受到至少一个码块的比特长度的限制，将至少一个数据码块划分成多个子块，其中 所述子块中的每个子块被分配到子解码器中的一个子解码器，定义要由每个子解码器执行 的迭代次数，其中要执行的迭代次数基于要实现目标块错误率所需要的迭代次数，W及通 过所定义的迭代次数由子解码器执行子块的同时处理。 在本专利技术的另一实施方式中，一种方法包括；定义用于至少一个数据码块的并行 解码的多个子解码器，其中所定义的子解码器的最大数目受到至少一个码块的比特长度的 限制，将至少一个数据码块划分成多个子块，其中子块中的每个子块被分配到子解码器中 的一个子解码器，定义要由每个子解码器执行的迭代次数，其中要执行的迭代次数基于要 实现目标块错误率所需要的迭代次数；W及通过所定义的迭代次数由子解码器执行子块的 同时处理。 在本专利技术的另一实施方式中，一种计算机可读介质存储指令程序，通过处理器对 指令程序的执行将装置配置为至少：定义用于至少一个数据码块的并行解码的多个子解码 器，其中所定义的子解码器的最大数目受到至少一个码块的比特长度的限制，将至少一个 数据码块划分成多个子块，其中子块中的每个子块被分配到子解码器中的一个子解码器， 定义要由每个子解码器执行的迭代次数，其中要执行的迭代次数基于要实现目标块错误率 所需要的迭代次数，W及通过所定义的迭代次数由子解码器执行子块的同时处理。 在本专利技术的另一实施方式中，一种方法包括；将要处理的至少一个数据块划分成 多个子块W供并行处理，W及在并行处理器中通过多次迭代同时地处理子块，其中基于要 实现目标错误率的要求来选择所述迭代次数。 在本专利技术的另一实施方式中，一种装置包括；至少一个处理器和存储计算机程序 代码的存储器。存储计算机程序代码的存储器被配置为与至少一个处理器一起使得装置至 少：将要处理的至少一个数据块划分成多个子块W供并行处理；W及在并行处理器中通过 多次迭代同时地处理子块，其中基于要实现目标错误率的要求来选择迭代次数。【附图说明】 图1图示可W生成用于使用本专利技术的一个或多个实施方式进行解码的数据的编 码器； 图2和图3图示用于可W使用本专利技术的实施方式实现的turbo解码的结构； 图4图示绘制用于本专利技术的实施方式的迭代要求相对子解码器数目的图形； 图5图示绘制用于本专利技术的实施方式的理想加速比相对子解码器数目的图形； 图6图示现有技术的存储器布置； 图7图示根据本专利技术的实施方式的存储器布置； 图8图示根据本专利技术的实施方式的使用两个同时进行的线程来用于一个子解码 器的前向和反向横向； 图9图示根据本专利技术的实施方式的两个同时进行的线程配置； 图10图示根据本专利技术的实施方式的线程分组和W步骤差运行的表示； 图11图示根据本专利技术的实施方式的在异步线程之间的数据交换的图形化表示； 图12和图13图示根据本专利技术的实施方式的不同条件下的绘制最大差容忍度相对 异步概率的图形；W及 图14图示可W在实现本专利技术的实施方式中使用的元件。【具体实施方式】 本专利技术的一种或多种实施方式认识到，特别是在面对性能或标准要求的快速变化 时，定制的硬件设计存在不足，比如长的开发周期和不灵活的性能、资源需求、或功率需求。 概率解码经常设及数据的大量迭代处理，并且可能设及大量数据的处理，并且该些机制的 硬件实现可能是复杂并且难W改变。 用于概率迭代处理的一种机制是turbo解码，并且，在软件定义无线电（SDR) (SoftwareDefinedRadio)领域中，越来越关注软件定义的化rbo解码器。软件解码器可 容易地适合于许多情况，例如，不同的肥种类、不同的标准等。然而，许多软件解码器，比如 基于中央处理单元（CPU)的、基于数字信号处理器值SP)的等，具有差的吞吐量性能。 本专利技术的实施方式还认识到GPGPU是一种新兴的计算平台，其可W具有比中央处 理单元（CPU)或数字信号处理器值S巧高得多的峰值化OPS(每秒浮点运算），或者可替换 地，其可W呈现与提供类似峰值化OPS的CPU或DSP相比而低得多的成本。不像具有若干 高时钟速率的复杂核屯、的CPU或DSP，GPGPU具有许多的低时钟速率的简单核屯、，例如，数百 或数千个核屯、，大量的数据或任务并行性的使用可W利用由该样的大量核屯、所提供的能力 的优点。GPGPU程序通常使用CUDA(然而，其可W被仅用于NvidiaGPU)或化en化（开放计 算语言，其是一个免版税的跨平台并行编程标准）而被开发。本专利技术的实施方式认识到，任 何数目的用于概率迭代解码的机制可W利用该样的并行性的优点。 下文的讨论呈现化rbo解码作为可适合于使用大量的并行处理的概率迭代机制 的示例，但是本专利技术不限定于化rbo解码并且将认识到，本专利技术的原理可W被很容易地适 应于现在存在的或将来开发的当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种装置，包括：至少一个处理器，存储计算机程序代码的存储器，其中存储所述计算机程序代码的所述存储器被配置为与所述至少一个处理器一起使得所述装置至少：定义用于至少一个数据码块的并行解码的多个子解码器，其中所定义的子解码器的最大数目受到所述至少一个码块的比特长度的限制；将所述至少一个数据码块划分成多个子块，其中所述子块中的每个子块被分配到所述子解码器中的一个子解码器；定义要由每个子解码器执行的迭代次数，其中要执行的所述迭代次数基于要实现目标块错误率所需要的迭代次数；以及通过所定义的迭代次数由所述子解码器执行所述子块的同时处理。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：焦贤君，B·埃基，陈灿峰，
申请(专利权)人：诺基亚技术有限公司，
类型：发明
国别省市：芬兰;FI