具有偏斜拾取插塞的图像传感器与包括其的半导体结构制造技术

一种具有偏斜拾取插塞的图像传感器与包括其的半导体结构。该图像传感器，包括：基底、分别位于基底中的多个像素区域和拾取区域。拾取区域包括掺杂区域和偏斜地位于掺杂区域中，并直接接触掺杂区域的拾取插塞。

【技术实现步骤摘要】
具有偏斜拾取插塞的图像传感器与包括其的半导体结构
本专利技术大致上涉及一种半导体结构。特别地，本专利技术涉及一种用于图像传感器中、具在偏斜拾取插塞的半导体结构。
技术介绍
半导体装置被广泛用于电子设备中。例如，包括图像传感器的照相机，被广泛应用于移动装置，例如移动电话，之中。由于更轻、更薄、更小的手机更受欢迎，理想的图像传感器是越小越好。此外，更小的图像传感器同时还需要更高的解析度，以满足市场的需求。图1绘示传统的图像传感器9的横截面图。图像传感器包括P+基底10、像素区域39和P-型隔离区域19。如图1所绘示，当图像传感器9暴露到光的时候，像素区域39即作为感光二极管来接收光，并经由产生的电子11生成图像的信号。所生成的电洞12应通过P型隔离区域19和基底10，被快速地接地泄散。P型隔离19将像素区域39分隔开来。一种既缩小图像传感器，同时又提高解析度的可能解决方案，是缩减在图像传感器中的每一个晶胞单元。更具体来说，像素区域和P型隔离区域都需要缩小。然而，位于像素区域39之间较小的P型隔离区域19由于横截面的减少，会导致P型隔离区域19较高的电阻与变差的元件性能。这两种极端之间有待折衷，即更好的元件性能和较小的物件尺寸的折衷。
技术实现思路
有鉴于是此，为了追求更好的元件性能，同时更缩减的物件尺寸，本专利技术提出了一种缩减像素区域的尺寸，与用于泄散的隔离区域的尺寸的新颖图像传感器。本专利技术所提出的新颖图像传感器，展现出对于上述难题的优异解决方案。本专利技术的新颖图像传感器，包括基底、多个像素区域、隔离区域与拾取区域。基底具有第一掺质。至少两个像素区域分隔地位于基底中。隔离区域用于隔离个别的像素区域。至少一个拾取区域形成在隔离区域之中，并且包括掺杂区域和拾取插塞。拾取插塞偏斜地位于掺杂区域上，并直接接触掺杂区域。在本专利技术一实施方式中，拾取插塞接地，致使一条通过基底以外的导电路径成为可能。在本专利技术另一实施方式中，掺杂区域不与任何一个掺像素区域直接接触。在本专利技术另一实施方式中，拾取插塞正交地位于掺杂区域上来争取对偏裕度。在本专利技术另一实施方式中，图像传感器还包括第二掺质的邻接像素区域。邻接像素区域位于基底中并相邻地位于像素区域旁，而成为第三像素区域或是第四像素区域。在本专利技术另一实施方式中，掺杂区域不直接接触邻接像素区域。在本专利技术另一实施方式中，拾取插塞偏斜地位在相对于邻接像素区域的表面上。在本专利技术另一实施方式中，拾取插塞电连接到位于拾取插塞上的一金属绕线。在本专利技术另一实施方式中，拾取插塞包括钨。有鉴于是上述情况，本专利技术还提出了另一种新颖的半导体结构，其缩小泄散隔离区域与像素区域的尺寸，即同时追求更好的元件性能和较小的物件尺寸。本专利技术所提出的新颖图像传感器，展现出对于上述难题的优异解决方案。本专利技术的新颖半导体结构，包括基底、至少两个像素区域、隔离区域与拾取区域。基底具有第一掺质。至少两个像素区域分隔地位于基底中，来形成一组像素单元。隔离区域用于隔离个别的像素区域。拾取区域形成在隔离区域之中，并且包括掺杂区域和拾取插塞。掺杂区域对于像素区域偏斜地设置。拾取插塞位在掺杂区域上，并直接接触掺杂区域。在本专利技术一实施方式中，拾取插塞接地，致使一条通过基底以外、而泄散来自像素区域的电子的导电路径成为可能。在本专利技术另一实施方式中，掺杂区域不与像素区域接触。在本专利技术另一实施方式中，拾取插塞正交地位于掺杂区域上来争取对偏裕度。在本专利技术另一实施方式中，半导体结构设于图像传感器晶胞中。在本专利技术另一实施方式中，拾取插塞是矩形的。在本专利技术另一实施方式中，拾取插塞偏斜地相对于像素区域设置。在本专利技术另一实施方式中，拾取插塞电连接到位于拾取插塞上的金属绕线。在本专利技术另一实施方式中，拾取插塞包括钨。附图说明图1绘示传统的图像传感器的横截面图。图2绘示本专利技术一种可行实施例的图像传感器。图3绘示出依据图2中线I-I'的剖视图。图4绘示出依据图2中线II-II'的剖视图。图5绘示所有的矩形A都相对于矩形B正交。图6绘示所有的矩形C相对于矩形D，都是称为歪斜配置的偏斜。图7所绘示拾取插塞具有不同的形状。【符号说明】2图像传感器3半导体结构10基底11电子12电洞13传导路径14传导路径20隔离区域31、32、33、34像素区域35图像传感器晶胞/像素单元36边缘40拾取区域41边缘42拾取区域50拾取插塞51边缘60金属绕线61层间介层层62金属间介电层A、B、C、D矩形具体实施方式图像传感器以主要载子的种类而言，可以分成电洞型和电子型。本实施例绘示出电子型的图像传感器，但并不限于此。本专利技术实施例提供的图像传感器，其具有一个接地的拾取插塞，其促使一个新的、向上的传导路径而不是通过基底，以促进在曝光过程中像素区域所产生电洞的泄散。图2绘示本专利技术图像传感器一种可行的实施例。图3绘示出依据图2中线I-I'的剖视图。图4绘示出依据图2中线II-II'的剖视图。如图2、图3与图4所绘示，本专利技术一个实施的新颖图像传感器2包括基底10、隔离区域20、多个像素区域，如31、32、33、34，与拾取区域40。基底10可以是半导电材料，例如硅，其已掺杂有第一掺质，如P型掺质。每个拾取区域40都是一个扩散区域，并具有拾取插塞50，而将拾取区域40电连接到接地。隔离区域20位于基底10上，以隔离每个像素区域。隔离区域20可为硅，并具有与基底10相同的掺质，如P型掺质。然而，在隔离区域20和基底10的掺质浓度是可以不同的。另外，隔离区域20也不一定会有均匀的掺质浓度。例如，基底10可以具有一个可变的掺质浓度梯度。有多个像素区域位于基底10中，例如第一像素区域31、第二像素区域32、视情况需要的第三像素区域33和视情况需要的第四像素区域34。像素区域分开设置，并被隔离区域20所隔离，特别是，如图2所绘示，一些像素区域安排成彼此相对的对角方式。例如，第一像素区域31和第二像素区域32具有对角的距离和对角的位置。进一步，在本专利技术的另一个方面，基底10中还有可能有两个以上的像素区域，例如，可能存在至少一个相邻像素区域，或一个以上的相邻像素区域，例如位于基底10中的第三像素区域33，或另外视情况需要的第四像素区域34。第三像素区域33和第四像素区域34以相邻于第一像素区域31和第二像素区域32的方式来设置。如图2所绘示，第一像素区域31、第二像素区域32、第三像素区域33和第四像素区域34都与相邻的像素区域以空间S隔离开来。基本上，第三像素区域33或第四像素区域34皆类似于第一像素区域31和第二像素区域32。如图3与图4所绘示，上述像素区域可以在半导体结构3中作为图像传感器晶胞35的光电二极管之用，当暴露于光的时候，即制造成对的电子11和电洞12以产生图像的信号。如果半导体结构3的像素区域要正常和快速地操作时，应该迅速接地泄散突然又大量产生的电洞12。如图2与图3所绘示，当图像传感器2变小时，像素单元35中的像素区域以及空间S也是一样会变小，图像传感器2中的掺杂区域40则会变成越来越不容易与像素区域对准。于是需要更紧的设计规则和更严格的迭对要求的。然而，因为目前的技术并不一定支持这样紧的设计规则和严格的迭对要求，所以经常发生源极漏极区域对于像素区域的对准误差。本专利技术因此示范不同的方法，来解决这本文档来自技高网...

【技术保护点】
一种图像传感器，包括：第一掺质的基底；分隔地位于该基底中的多个像素区域；用于隔离个别该像素区域的隔离区域；形成在该隔离区域中的至少一个拾取区域，并且包括一个掺杂区域、和偏斜地位于该掺杂区域上，并直接接触该掺杂区域的拾取插塞。

【技术特征摘要】
2014.01.20 US 14/159,3411.一种图像传感器，包括：第一掺质的基底；分隔地位于该基底中的多个像素区域；用于隔离个别该像素区域的隔离区域；形成在该隔离区域中的至少一个拾取区域，并且包括一个掺杂区域、和偏斜地位于该掺杂区域上，并直接接触该掺杂区域的拾取插塞。2.如权利要求1的图像传感器，其中该拾取插塞接地，致使产生一条该基底以外的导电路径。3.如权利要求1的图像传感器，其中该掺杂区域不与该像素区域直接接触。4.如权利要求1的图像传感器，其中该拾取插塞偏斜地位于该掺杂区域的范围内来争取对偏裕度(misalignmentmargin)。5.如权利要求1的图像传感器，还包括：第二掺质的邻接像素区域，位于该基底中并相邻地位于该像素区域旁。6.如权利要求5的图像传感器，其中该掺杂区域不直接接触该邻接像素区域。7.如权利要求5的图像传感器，其中该拾取插塞对于该邻接像素区域偏斜地设置。8.如权利要求1的图像传感器，其中该拾取插塞电连接到位于该拾取插塞上的一金...

【专利技术属性】
技术研发人员：张宇轩，金起弘，
申请(专利权)人：恒景科技股份有限公司，
类型：发明
国别省市：中国台湾;71