三维存储器结构及其制造方法技术

本发明专利技术公开了一种三维存储器结构及其制造方法。三维存储器结构包括一基底、多个叠层结构、多个电荷捕捉层(charge trapping layer)、多个位线以及多个阶梯结构。叠层结构形成于基底上，各叠层结构包括多个栅极(gate)和多个栅极绝缘层(gate insulator)交错叠层于基底上方。电荷捕捉层形成于叠层结构的侧壁上。位线正交设置于叠层结构之上，位线的表面与叠层结构交错以形成多个存储元件。阶梯结构叠层于基底上方，各阶梯结构电性连接至不同的栅极。

【技术实现步骤摘要】

本专利技术是有关于一种存储器结构及其制造方法，且特别是有关于一种具有H维存 储阵列的H维存储器结构及其制造方法。
技术介绍
近年来半导体元件的结构不断地改变，且元件的存储器储存容量也不断增加。存 储装置是使用于许多产品之中，例如MP3播放器、数码相机、计算机档案等等的储存元件 中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应该种 需求，系需要制造高元件密度及具有小尺寸的存储装置。 因此，设计者们无不致力于开发一种H维存储装置，不但具有许多叠层平面而达 到更高的记忆储存容量，具有更微小的尺寸，同时具备良好的特性与稳定性。
技术实现思路
本专利技术是有关于一种H维存储器结构及其制造方法。实施例中，多个阶梯结构电 性连接至不同的栅极，经由阶梯结构选择不同平面的栅极，使得整个存储阵列在基板（二 维平面）上所占的面积可W减小，且用于设置接触点所需的面积也可W减小。 根据本专利技术的一实施例，是提出一种H维存储器结构。H维存储器结构包括一基 底、多个叠层结构、多个电荷捕捉层（charge化appinglayer)、多个位线W及多个阶梯结 构。叠层结构形成于基底上，各叠层结构包括多个栅极（gate)和多个栅极绝缘层（gate insulator)交错叠层于基底上方。电荷捕捉层形成于叠层结构的侧壁上。位线正交设置于 叠层结构之上，位线的表面与叠层结构交错W形成多个存储元件。阶梯结构叠层于基底上 方，各阶梯结构电性连接至不同的栅极。 根据本专利技术的另一实施例，是提出一种H维存储器结构的制造方法。H维存储器 结构的制造方法包括W下步骤。提供一基底；形成多个叠层结构于基底上，各叠层结构包括 多个栅极和多个栅极绝缘层交错叠层于基底上方；形成多个电荷捕捉层于叠层结构的侧壁 上；形成多个位线，位线正交设置于叠层结构之上，位线的表面与叠层结构交错W形成多个 存储元件；W及形成多个阶梯结构，阶梯结构叠层于基底上方，各阶梯结构电性连接至不同 的栅极。 为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所 附图式，作详细说明如下：【附图说明】 图1绘示本专利技术的一实施例的H维存储器结构的俯视示意图。 图2A绘示沿剖面线2A-2A'的剖面示意图。 图2B绘示沿剖面线2B-2B'的剖面示意图。 图2C绘示沿剖面线2C-2C'的剖面示意图。 图2D绘示沿剖面线2D-2D'的剖面示意图。 图3绘示本专利技术的另一实施例的沿剖面线2A-2A'的剖面示意图。 图4A绘示本专利技术的又一实施例的H维存储器结构的俯视示意图。 图4B绘示沿剖面线4B-4B'的剖面示意图。 图5A~图14绘示依照本专利技术的一实施例的一种H维存储器结构的制造方法示意 图。 【符号说明】 100 ;H维存储器结构 110 :基底 120 ;叠层结构 120s、170s、171s;侧壁 121 ;栅极 121c;栅极接触结构 123 ;栅极绝缘层[00幼 130、330 ;电荷捕捉层 140 :位线 140c;位线接触结构[002引 150 ;阶梯结构[002引 160 ;底部源极层 160c、460c;源极接触结构 170;选择线 170c;选择线接触结构[003引 180 ;接地选择线 190、571、581 ;氧化层[00对 195;层间介电层 521 ;导电层 523 ;绝缘层 570、580 ;导电材料层 650;区域 840 ;半导体材料层[00川 940;掩模层 D1、D2;方向[004引 PR;图案化光刻胶 2A-2A，、2B-2B，、2C-2C，、2D-2D，、4B-4B，、5B-5B，、6B-6B，、7B-7B，、8B-8B，、 9B-9B，、11A-11A，、11B-11B，、13-13,；剖面线【具体实施方式】 在此专利技术的实施例中，是提出一种H维存储器结构及其制造方法。实施例中，多个 阶梯结构电性连接至不同的栅极，经由阶梯结构选择不同平面的栅极，使得整个存储阵列 在基板（二维平面）上所占的面积可w减小，且用于设置接触点所需的面积也可w减小。然 而，实施例仅用W作为范例说明，并不会限缩本专利技术欲保护的范围。此外，实施例中的图式 是省略部份要的元件，W清楚显示本专利技术的技术特点。 图1绘示本专利技术的一实施例的H维存储器结构100的俯视示意图，图2A绘示沿剖 面线2A-2A'的剖面示意图，图2B绘示沿剖面线2B-2B'的剖面示意图，图2C绘示沿剖面线 2C-2C'的剖面示意图，图2D绘示沿剖面线2D-2D'的剖面示意图。 如图1及图2A~图2C所示，H维存储器结构100包括基底110、多个叠层结构 120、多个电荷捕捉层（chargetrappinglayer) 130、多个位线140W及多个阶梯结构150。 叠层结构120形成于基底110上，各个叠层结构120包括多个栅极（gate) 121和多个栅极 绝缘层（gateinsulator) 123交错叠层于基底110上方。电荷捕捉层130形成于叠层结构 120的侧壁120s上。位线140正交设置于叠层结构120之上，位线140的表面与叠层结构 120交错W形成多个存储元件，而构成H维存储阵列。阶梯结构150叠层于基底110上方， 各阶梯结构150电性连接至不同的栅极121。 于一实施例中，多个叠层结构120中在相同平面中的多个栅极121通过对应的一 个阶梯结构150电性禪合，而栅极121例如是H维存储器结构100的字线。换言之，各个阶 梯结构150电性连接于不同的栅极121 (字线），字线用W连接译码电路，W选择H维存储阵 列中的平面。如此一来，经由阶梯结构150选择不同平面的栅极121 (字线），使得整个H维 存储阵列在基板（二维平面）上所占的面积可W减小，且用于设置接触点所需的面积也可 W减小。 实施例中，位线140是由半导体材料制成，例如是多晶娃、错、娃化错等。 如图2A~图2D所示，H维存储器结构100更可包括底部源极层160、源极接触结 构160c及氧化层190。底部源极层160形成于基底110上，并位于叠层结构120W及基底 110之间。氧化层190将底部源极层160和基底110分隔开来。实施例中，底部源极层160 是由导电材料制成，例如是多晶娃、重惨杂的多晶娃、铁、氮化铁或鹤。一实施例中，源极接 触结构160c电性连接于底部源极层160,多个源极接触结构160c可经由底部源极层160电 性连接。 如图1及图2C所示，H维存储器结构100更可包括多个栅极接触结构121c，各个 栅极接触结构121c经由各个阶梯结构150电性连接至各个对应的栅极121。实施例中，多 个栅极接触结构121c是沿着位线140的延伸方向D1排列。 根据本专利技术的实施例，多个阶梯结构150分别电性连接于不同的栅极121 (字线）， W选择H维存储阵列中的平面，且多个栅极接触结构121c是沿着位线140的延伸方向D1 排列，而非朝向叠层结构120的延伸方向D2延伸。如此一来，阶梯结构150与口极接触结构 121c在存储阵列的二维平面上占的面积相较于叠层结构120占的面积的比例可W最小化， 使得叠层结构120、阶梯结构150与口极接触结构121c(H维存储阵列）整体在基板（二维 平面）上本文档来自技高网...

【技术保护点】
一种三维存储器结构，包括：一基底；多个叠层结构，形成于该基底上，各该叠层结构包括：多个栅极(gate)和多个栅极绝缘层(gate insulator)交错叠层于该基底上方；多个电荷捕捉层(charge trapping layer)，形成于这些叠层结构的侧壁上；多个位线，正交设置于这些叠层结构之上，这些位线的表面与这些叠层结构交错以形成多个存储元件；以及多个阶梯结构，叠层于该基底上方，各该阶梯结构电性连接至不同的这些栅极。

【技术特征摘要】

【专利技术属性】
技术研发人员：赖二琨，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71