在存储器MUX1布局中具有多层引脚的器件制造技术

本发明专利技术公开了在存储器MUX1布局中具有多层引脚的器件。一种集成电路（IC）存储器件，包括：第一导电层；电连接至第一导电层的第二导电层，第二导电层形成在第一导电层上方；与第二导电层间隔开的第三导电层，第三导电层形成在第二导电层上方；电连接至第三导电层的第四导电层，第四导电层形成在第三导电层上方；形成在第一导电层或第二导电层中并且电连接至第一导电层或第二导电层的2P2E引脚框；以及形成在第三导电层或第四导电层中并且电连接至第三导电层或第四导电层的1P1E引脚框。

【技术实现步骤摘要】

本专利技术一般地涉及半导体
，更具体地，涉及集成电路存储器件。
技术介绍
与逐渐减小的部件尺寸相关联的集成电路(IC)工艺和封装限制使得越来越难保持先前的引脚焊盘(引脚框)间隔(间距)。例如，单次曝光和单次蚀刻(IPlE)光刻技术将5个特定引脚的引脚框间距限制为800nm，但是电连接至一些较新的标准单元库中的静态随机存取存储器(SRAM)复用器I (MUXl)存储器单元的5个输入/输出(I/O)引脚仅允许引脚框的总间隔为450nm至720nm，从而不能满足5个I/O引脚。IPlE光刻技术将5个引脚的引脚框间距限制为800nm，而双曝光和双蚀刻(2P2E)光刻技术将5个引脚的引脚框间距限制为635nm。尽管根据所需空间，635nm的2P2E间距优于SOOnm的IPlE间距，但是对于多种标准单元应用而言，2P2E引脚框除需要过大的间距以外还具有额外的电限制。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种集成电路(IC)存储器件,包括:第一导电层；第二导电层，与所述第一导电层间隔开，所述第二导电层形成在所述第一导电层上方；至少一个2P2E引脚框，形成在所述第一导电层中并且电连接至所述第一导电层；以及至少一个IPlE引脚框，形成在所述第二导电层中并且电连接至所述第二导电层。在该IC存储器件中，所述至少一个2P2E引脚框电连接至介于所述第一导电层和所述第二导电层之间的金属层。在该IC存储器件中，所述至少一个IPlE引脚框电连接至所述第二导电层之上的金属层。在该IC存储器件中，所述至少一个2P2E引脚框电连接至输入/输出(I/O)引脚。在该IC存储器件中，所述至少一个IPlE引脚框电连接至输入/输出(I/O)引脚。在该IC存储器件中，所述至少一个2P2E引脚框电连接至第一存储器单元，并且所述至少一个IPlE引脚框电连接至第二存储器单元。在该IC存储器件中，所述存储器件是SRAM。 在该IC存储器件中，所述存储器件包括SRAM MUXl存储器单元。根据本专利技术的另一方面，提供了一种集成电路(IC)存储器件，包括:第一导电层；第二导电层，电连接至所述第一导电层，所述第二导电层形成在所述第一导电层上方；第三导电层，与所述第二导电层间隔开，所述第三导电层形成在所述第二导电层上方；第四导电层，与所述第三导电层间隔开，所述第四导电层形成在所述第三导电层上方；2P2E引脚框，形成在所述第一导电层或所述第二导电层中，并且电连接至所述第一导电层或所述第二导电层；以及IPlE引脚框，形成在所述第三导电层或所述第四导电层中，并且电连接至所述第三导电层或所述第四导电层，其中，所述IPlE引脚框沿I/O块的边缘延伸的距离比所述2P2E引脚框沿I/O块的边缘延伸的距离更大。在该IC存储器件中，所述第一导电层是第一金属层，并且所述第二导电层是第二金属层，所述第二金属层通过至少一个金属通孔电连接至所述第一金属层。在该IC存储器件中，所述第三导电层是第三金属层，并且所述第四导电层是第四金属层，所述第四金属层通过至少一个金属通孔电连接至所述第三金属层。在该IC存储器件中，所述2P2E引脚框电连接至输入/输出(I/O)引脚。在该IC存储器件中，所述IPlE引脚框电连接至输入/输出(I/O)引脚。在该IC存储器件中，所述2P2E引脚框电连接至第一存储器单元，并且所述IPlE引脚框电连接至第二存储器单元。在该IC存储器件中，所述存储器件是SRAM。在该IC存储器件中，所述存储器件包括SRAM MUXl存储器单元。根据本专利技术的又一方面，提供了一种集成电路(IC)存储器件，包括:第一导电层；第二导电层，电连接至所述第一导电层，所述第二导电层形成在所述第一导电层上方；第三导电层，与所述第二导电层间隔开，所述第三导电层形成在所述第二导电层上方；第四导电层，电连接至所述第三导电层，所述第四导电层形成在所述第三导电层上方；2P2E引脚框，形成在所述第一导电层或所述第二导电层中，并且电连接至所述第一导电层或所述第二导电层；以及IPlE引脚框，形成在所述第三导电层或所述第四导电层中，并且电连接至所述第三导电层或所述第四导电层，其中，所述IPlE引脚框沿I/O块的边缘延伸的距离比所述2P2E引脚框沿I/O块的边缘延伸的距离更大，并且所述IPlE引脚框在垂直于I/O块边缘的方向上延伸的距离比其他IPlE引脚框在垂直于I/O块边缘的方向上延伸的距离更大。在该IC存储器件中，所述第一导电层为第一金属层，并且所述第二导电层为第二金属层，所述第二金属层通过至少一个金属通孔电连接至所述第一金属层，和所述第三导电层是第三金属层，并且所述第四导电层是第四金属层，所述第四金属层通过至少一个金属通孔电连接至所述第三金属层。在该IC存储器件中，所述2P2E引脚框电连接至第一存储器单元，并且所述IPlE引脚框电连接至第二存储器单元。在该IC存储器件中，所述存储器件为SRAM。【附图说明】现在将结合附图所进行的以下描述作为参考，其中:图1是根据实施例的存储器宏子块的IC布局的俯视图。图2是根据实施例的存储器宏子块的另一 IC布局的俯视图。图3是根据实施例的存储器宏子块的又一 IC布局的俯视图。【具体实施方式】下面，详细论述多个实施例的制造和使用。然而，应该理解，本专利技术提供了许多可以在各种具体环境中实现的可应用的专利技术概念。所论述的具体实施例是制造和使用的具体方式的实例，而不用于限制本专利技术的范围。另外，本专利技术可以在多个实例中重复参考标号和/或字符或利用最后相同两位数字而不同的前面的数字(或多个数字)来指定相应的部件。这种重复用于简单和清楚地表明相应的对象，并且其本身不表示所述多个实施例和/或配置之间的关系。此外，在本专利技术的下文中，一个部件形成在另一个部件上、连接至和/或耦合至另一个部件可以包括以直接接触的方式形成部件的实施例，也可以包括可以在部件之间形成附加部件使得部件不直接接触的实施例。并且，可以使用诸如“下面的”、“上面的”、“水平的”、“垂直的”、“在....之上”、“在…之下”、“向上”、“向下”、“顶部”、“底部”和类似的术语以及其衍生词(例如“水平地”、“向下地”、“向上地”等)的空间关系术语，以容易地描述如本专利技术中所示的一个部件与另一个部件之间的关系。应当理解，空间关系术语预期覆盖包括部件的器件的不同方位。图1是存储器宏子块(macro sub-block) 100的IC布局的俯视图。存储器宏子块100包括电连接至I/O块(block) 104的第I序列的SRAM MUXl存储器单元102，以及电连接至I/O块104’的第N序列的SRAM MUXl存储器单元102’。应该注意，“第N”表示电连接至I/O块104’的存储器单元102’的规定的全部序数，诸如(非限制性的)第2、第3、第4、第5、第6、第7和第8等。在一些实施例中，通过单次光刻步骤和之后的单次蚀刻步骤(“1P1E”)利用单个图案化的光刻胶层形成一些金属层图案，以及通过在两个顺序图案化的光刻胶层中进行两次光刻步骤和两次蚀刻步骤(“2P2E”)来形成其他金属层图案。虽然利用2P2E通常会实现较小的金属层部件，但是由于附加步骤，利用2P2E工艺形成金属层的成本超过了利用IPlE本文档来自技高网...

【技术保护点】
一种集成电路（IC）存储器件，包括：第一导电层；第二导电层，与所述第一导电层间隔开，所述第二导电层形成在所述第一导电层上方；至少一个2P2E引脚框，形成在所述第一导电层中并且电连接至所述第一导电层；以及至少一个1P1E引脚框，形成在所述第二导电层中并且电连接至所述第二导电层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：廖宏仁，陈蓉萱，田倩绮，吴经纬，蔡睿哲，郑宏正，王中兴，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71