一种基于CHI片内互联总线与QPI片间互联总线互联适配系统和方法技术方案

本发明专利技术公开了一种基于CHI片内互联总线与QPI片间互联总线互联适配系统和方法，所述系统包括芯片，CHI片内互联总线和QPI片间互联总线；所述芯片包括链路层控制器，QPI agent模块，MAC控制器和多个CPU CORE；所述QPI agent模块用于在对CHI片内互联总线协议格式的数据进行片间cache一致性维护后，对目标CPU CORE发起访问命令。不仅提供了一种多核芯片在进行交互时的整体架构，且可以对交互过程中的cache一致性数据进行维护，保证了系统整体的运行安全与稳定，因而在电路集成领域具有广阔的市场前景。

【技术实现步骤摘要】

本专利技术涉及集成电路设计领域，尤其涉及一种多核处理器的内核之间的芯片级互连的方法。
技术介绍
随着半导体工艺技术的快速发展，微处理器(MCU)、数字信号处理器(DSP)、可编程门阵列(FPGA)的性能都有了大幅度的提高，使得超大规模的复杂运算在实践中得以更广泛的应用。但单个处理器还是不能满足日益增长的应用需求。如果把多个处理器互联成处理器阵列进行多核协作并行计算,则可以成倍提高系统的数据处理能力,所以多核互连技术的研究已经成为新兴的热点问题。基于并行总线传输技术，虽然该技术复杂度较高，但是可以实现多片芯片多核心之间的数据有效共享，最大限度提高系统效率，这对于解决数通系统对于数据处理速度以及效率日益增长的强烈要求是最直接有效的手段。但是由于技术复杂度高，国内很少有机构或者公司掌握相应的片间一致性互联技术。
技术实现思路
为此，需要提供一种实现含有多个CPU CORE的芯片之间的高效互联的技术方案，用以解决多核芯片在进行交互过程中交互速度慢、效率低、性能差等问题。为实现上述目的，专利技术人提供了一种基于CHI片内互联总线与QPI片间互联总线互联适配系统，所述系统包括芯片，CHI片内互联总线和QPI片间互联总线；所述芯片包括链路层控制器，QPI agent模块，MAC控制器和多个CPU CORE；所述QPI agent模块用于在对CHI片内互联总线协议格式的数据进行片间cache一致性维护后，对目标CPU CORE发起访问命令；所述CPU CORE与CHI片内互联总线连接，所述CHI片内互联总线与链路层控制器连接，所述链路层控制器与所述MAC控制器连接；所述QPI agent模块与CHI片内互联总线连接。进一步地，所述链路层控制器包括通道管理模块和调度控制模块，输出管理模块和MAC层训练同步模块，所述通道管理模块与CHI片内互联总线连接，所述调度控制模块输出管理模块连接，所述输出管理模块与MAC层训练同步模块，所述MAC层训练同步模块与所述MAC控制器连接；所述通道管理模块用于接收CPU CORE发起的CHI片内互联总线协议cache一致性操作命令和数据；所述调度控制模块用于将通道管理模块所接收的CPU CORE的CHI片内互联总线协议cache一致性的数据转换为QPI片间互联总线协议cache一致性的数据；所述输出管理模块用于对转换后的QPI片间互联总线协议cache一致性的数据作进一步处理，并将处理后数据发送至MAC层训练同步模块；所述MAC层训练同步模块用于将处理后数据的MAC地址译码后发送至对应的MAC控制器。进一步地，所述链路层控制器包括MAC层训练同步模块，缓存管理模块，输出管理模块和组包模块，所述MAC层训练同步模块和所述缓存管理模块连接，所述缓存管理模块与组包模块连接，所述组包模块与输出管理模块连接，所述输出管理模块与CHI片内互联总线连接；所述MAC层训练同步模块用于接收CPU CORE的QPI片间互联总线协议cache一致性的操作请求和数据；所述缓存管理模块用于缓存MAC层训练同步模块所接收的CPU CORE的QPI片间互联总线协议cache一致性的的数据，并将缓存的数据发送至组包模块；所述组包模块用于对缓存的数据进行组装，并将组装后的数据发送至输出管理模块；所述输出管理模块用于将组装后的数据发送至CHI片内互联总线。进一步地，所述输入管理模块包括拼接包括和拆分模块；所述拼接模块用于对所接收的CPU CORE的QPI片间互联总线或者CHI片内互联总线的cache一致性数据进行拼接；所述拆分模块用于对所接收的CPU CORE的QPI片间互联总线或者CHI片内互联总线的cache一致性数据进行拆分。进一步地，所述链路层控制器还包括中断输出模块，所述中断输出模块用于在出现电路异常情况时，发出中断请求信号。进一步地，所述链路层控制器还包括寄存器配置模块，所述寄存器配置模块用于通过ARM AHB总线进行配置寄存器，并用软件完成读写。专利技术人还提供了一种基于CHI片内互联总线与QPI片间互联总线互联适配方法，所述系统包括芯片，CHI片内互联总线；所述芯片与MAC控制器连接；所述芯片包括链路层控制器，MAC控制器，QPI agent模块和多个CPU CORE，所述CPU CORE与CHI片内互联总线连接，所述CHI片内互联总线与链路层控制器连接，所述链路层控制器与所述MAC控制器连接，所述QPI agent模块与CHI片内互联总线连接；则所述方法包括：CPU CORE发起CHI片内互联总线协议cache一致性操作命令和数据；若目标CPU CORE与发起CHI片内互联总线协议cache一致性操作命令和数据的CPU CORE位于同一芯片内，则通过CHI片内互联总线将CPU CORE发起的CHI片内互联总线协议cache一致性数据发送至目标CPU CORE；否则QPI agent模块发起QPI片间互联总线协议cache一致性的访问请求，并在检测到另一芯片中存在着目标CPU CORE后，将CPU CORE发起的CHI片内互联总线协议cache一致性数据通过CHI片内互联总线传输至链路层控制器；链路层控制器接收CHI片内互联总线协议cache一致性数据，并将其转换为QPI片间互联总线协议cache一致性的数据，而后将转换后的QPI片间互联总线协议cache一致性的数据发送至对应的MAC控制器；或者，MAC控制器接收片间cache一致性数据，并将所接收的数据反向解析为CHI片内互联总线协议格式，并将CHI片内互联总线协议格式的数据发送至QPI agent模块；QPI agent模块在对CHI片内互联总线协议格式的数据进行片间cache一致性维护后，对目标CPU CORE发起访问命令；接收目标CPU CORE响应命令以及数据，QPI agent模块将片间cache一致性数据发送至目标芯片的链路层控制器，逆向返回数据及响应。进一步地，所述链路层控制器包括通道管理模块和调度控制模块，输出管理模块和MAC层训练同步模块，所述通道管理模块与CHI片内互联总线连接，所述调度控制模块与输出管理模块连接，所述输出管理模块与MAC层训练同步模块，所述MAC层训练同步模块与所述MAC控制器连接；则所述方法包括：通道管理模块接收CPU CORE发起的CHI片内互联总线协议cache一致本文档来自技高网...

【技术保护点】
一种基于CHI片内互联总线与QPI片间互联总线互联适配系统，其特征在于，所述系统包括芯片，CHI片内互联总线和QPI片间互联总线；所述芯片包括链路层控制器，QPI agent模块，MAC控制器和多个CPU CORE；所述QPI agent模块用于在对CHI片内互联总线协议格式的数据进行片间cache一致性维护后，对目标CPU CORE发起访问命令；所述CPU CORE与CHI片内互联总线连接，所述CHI片内互联总线与链路层控制器连接，所述链路层控制器与所述MAC控制器连接；所述QPI agent模块与CHI片内互联总线连接。

【技术特征摘要】
1.一种基于CHI片内互联总线与QPI片间互联总线互联适配系统，其特
征在于，所述系统包括芯片，CHI片内互联总线和QPI片间互联总线；
所述芯片包括链路层控制器，QPI agent模块，MAC控制器和多个CPU 
CORE；所述QPI agent模块用于在对CHI片内互联总线协议格式的数据进行
片间cache一致性维护后，对目标CPU CORE发起访问命令；
所述CPU CORE与CHI片内互联总线连接，所述CHI片内互联总线与链
路层控制器连接，所述链路层控制器与所述MAC控制器连接；所述QPI agent
模块与CHI片内互联总线连接。
2.根据权利要求1所述的基于CHI片内互联总线与QPI片间互联总线互
联适配系统，其特征在于，所述链路层控制器包括通道管理模块和调度控制
模块，输出管理模块和MAC层训练同步模块，所述通道管理模块与CHI片
内互联总线连接，所述调度控制模块输出管理模块连接，所述输出管理模块
与MAC层训练同步模块，所述MAC层训练同步模块与所述MAC控制器连
接；
所述通道管理模块用于接收CPU CORE发起的CHI片内互联总线协议
cache一致性操作命令和数据；
所述调度控制模块用于将通道管理模块所接收的CPU CORE的CHI片
内互联总线协议cache一致性的数据转换为QPI片间互联总线协议cache一致
性的数据；
所述输出管理模块用于对转换后的QPI片间互联总线协议cache一致性的
数据作进一步处理，并将处理后数据发送至MAC层训练同步模块；
所述MAC层训练同步模块用于将处理后数据的MAC地址译码后发送至
对应的MAC控制器。
3.根据权利要求1所述的基于CHI片内互联总线与QPI片间互联总线互
联适配系统，其特征在于，所述链路层控制器包括MAC层训练同步模块，缓
存管理模块，输出管理模块和组包模块，所述MAC层训练同步模块和所述缓

\t存管理模块连接，所述缓存管理模块与组包模块连接，所述组包模块与输出
管理模块连接，所述输出管理模块与CHI片内互联总线连接；
所述MAC层训练同步模块用于接收CPU CORE的QPI片间互联总线协
议cache一致性的操作请求和数据；
所述缓存管理模块用于缓存MAC层训练同步模块所接收的CPU CORE
的QPI片间互联总线协议cache一致性的的数据，并将缓存的数据发送至组包
模块；
所述组包模块用于对缓存的数据进行组装，并将组装后的数据发送至输
出管理模块；
所述输出管理模块用于将组装后的数据发送至CHI片内互联总线。
4.根据权利要求2或3所述的基于CHI片内互联总线与QPI片间互联总
线互联适配系统，其特征在于，所述输入管理模块包括拼接包括和拆分模块；
所述拼接模块用于对所接收的CPU CORE的QPI片间互联总线或者CHI
片内互联总线的cache一致性数据进行拼接；
所述拆分模块用于对所接收的CPU CORE的QPI片间互联总线或者CHI
片内互联总线的cache一致性数据进行拆分。
5.根据权利要求1所述的基于CHI片内互联总线与QPI片间互联总线互
联适配系统，其特征在于，所述链路层控制器还包括中断输出模块，所述中
断输出模块用于在出现电路异常情况时，发出中断请求信号。
6.根据权利要求1所述的基于CHI片内互联总线与QPI片间互联总线互
联适配系统，其特征在于，所述链路层控制器还包括寄存器配置模块，所述
寄存器配置模块用于通过ARM AHB总线进行配置寄存器，并用软件完成读
写。
7.一种基于CHI片内互联总线与QPI片间互联总线互联适配方法，其特
征在于，所述系统包括芯片，CHI片内互联总线；所述芯片与MAC控制器连
接；
所述芯片包括链路层控制器，MAC控制器，QPI agent模块和多个CPU 
CORE，所述CPU CORE与CHI片内互联总线连接，所述CHI片内互联总线
与链路层控制器连接，所述链路层控制器与所述MAC控制器连接，所述QPI 
agent模块与CHI片内互联总线连接；则所述方法包括：
CPU CORE发起CHI片内互联总线协议cache一致性操作命令和数据；
若目标CPU CORE与发起CHI片内互联总线协...

【专利技术属性】
技术研发人员：李仙辉，黄晓曦，罗玉明，
申请(专利权)人：福州瑞芯微电子有限公司，
类型：发明
国别省市：福建;35