一种双向MOS型器件及其制造方法技术

一种功率半导体器件及其制造方法，属于功率半导体器件技术领域。本发明专利技术的一种双向MOS型器件，在有源区上层两端具有对称的平面栅MOS结构，在MOS结构之间具有U型复合漂移区，U型复合漂移区沿元胞中心左右对称。本发明专利技术通过形成的具有对称特性的U型复合漂移区和复合栅结构，在一定的元胞宽度下可获得高的器件击穿电压和低的导通压降/电阻特性，是一种双向对称的电场截止型器件；在IGBT工作模式时，是一种具有载流子存储层和场截止层的IGBT器件，在MOS工作模式时，是一种具有减小漂移区电阻高掺杂层和场截止层的MOS器件；通过U型复合漂移区和复合栅结构的复合作用，本发明专利技术结构不会发生器件的横向和纵向穿通击穿，具有高的耐压和低的导通压降/电阻特性。

【技术实现步骤摘要】
一种双向MOS型器件及其制造方法
本专利技术涉及功率半导体器件
，具体的说是涉及一种具有双向开关能力的横向功率半导体器件。
技术介绍
由于横向功率半导体器件的易集成特性，使其成为功率集成电路中的核心电子器件之一,在中小功率领域获得广泛的应用。电能变换是功率集成电路的基本功能之一，根据负载要求的不同，功率集成电路可以完成交流到直流(AC-DC)，直流到交流(DC-AC)，直流到直流(DC-DC)和交流到交流(AC-AC)的变换。AC-AC的变换可以采用间接变换即AC-DC-AC方式，也可以采用直接变换即AC-AC的方式。在传统的AC-DC-AC间接变换系统中，需要有大容值的连接电容(电压型变换)或大感值的连接电感(电流型变换)将两部分相对独立的变换系统相连，而大容值的电容和大感值的电感在集成电路中的实现是一大难以解决的问题，不仅需要占用较大的芯片面积而且获得的品质因素并不高；而通过外接大容值电容或大感值电感的方式则使功率集成电路的外部连接变的复杂，增加了电路的元器件数量及元器件之间的连线数量，增大了系统的体积和寄生效应，降低了系统的可靠性。AC-AC直接转换系统避免了传统AC-DC-AC系统中大容值连接电容或大感值连接电感的使用，使得系统的单芯片集成成为可能，减小了系统的成本、体积和寄生效应，并提高了系统的可靠性。AC-AC直接转换的交流特性要求功率开关具有双向导通及双向阻断的能力，就目前来说，主流的功率开关器件大多数是单向型器件，而双向型器件较少。传统上双向晶闸管或两个反并联的晶闸管可作为双向开关应用于AC-AC直接转换，但这两种器件是靠电流控制，驱动电路复杂。为了获得易驱动的MOS型双向开关，可采用以下技术方案：1)两个MOS型开关的背对背串联：将两个相同的MOSFET的漏极和漏极或两个相同的逆导型IGBT(RC-IGBT)的集电极和集电极背对背串连在一起使用以获得双向开关的功能；2)将两个相同的逆阻型IGBT(RB-IGBT)反并联连接以获得双向开关的功能；3)将常规IGBT与二极管串联使用以确保双向阻断功能，将两组上述IGBT与二极管串联的结构反向并联以实现双向导通双向阻断功能。以上的三种技术方案需要使用多个功率器件的组合，增加了功率集成电路中芯片的面积和成本，并增大了器件的损耗，减低了器件的性能。为了进一步减小集成电路中横向MOS型双向功率开关的面积，减小器件的损耗，提高器件的性能，文献(D.H.Lu,N.Fujishima,A.Sugi,etc.IntegratedBi-directionalTrenchLateralPowerMOSFETsforOneChipLithium-ionBatteryProtectionICs,ISPSD’05,2005,pp.355-358)和文献(Y.Fu,X.Cheng,Y.Chen,etc.A20-VCMOS-BasedMonolithicBidirectionalPowerSwitch,IEEEElectronDevicesLetters,2007,pp.174-176)分别通过将两个共用漂移区(阱区)的沟槽栅MOS结构和平面栅MOS结构背对背集成在一起在单一芯片中实现了具有双向导通及双向阻断功能的双向MOS型功率开关，分别如图1(沟槽栅结构)和如图2(平面栅结构)所示。图1和图2结构都是一种四端器件，通过分别控制两个MOS结构的栅电压，可实现对称的导通与关断特性。与两个独立的背对背连接的MOS结构相比，图1和图2双向功率开关通过两个MOS结构共用轻掺杂漂移区(n型阱区)可实现在一定的阻断电压下减小一半的漂移区长度，因此减小了芯片的面积、成本并降低了器件的损耗。然而对于上述两种结构，当器件任一方向阻断时，当轻掺杂漂移区(n型阱区)中的耗尽层从一个MOS结构的p型体区扩展到另一个MOS结构的p型体区时，器件发生横向穿通击穿；同时，当n型漂移区(n型阱区)与背部p型衬底形成的反偏pn结的耗尽层扩展到高压端MOS结构的p型体区时，器件发生纵向穿通击穿。因此上述两种结构均是漂移区(横向和纵向)的非穿通型结构。对于上述两种结构，为了防止器件漂移区的横向穿通击穿，在一定的器件耐压下不得不采用较长的漂移区长度，这增大了器件的面积和漂移区电阻；同时为了防止器件漂移区的纵向穿通击穿，不得不使用较大的漂移区掺杂剂量，这减弱了p型衬底对n型漂移区的衬底辅助耗尽效应(降低表面电场作用)，使器件的横向和纵向雪崩击穿电压降低。因此，上述两种结构仅适用于阻断电压较低的情形，主要工作于双向MOS模式，并且在一定的器件耐压下具有大的器件面积和漂移区电阻，器件的性能不够优化。此外，图1和图2结构均采用CMOS工艺在n型阱区中制备MOS结构，考虑到n型阱区注入对器件的纵向穿通和雪崩击穿电压的限制，该工艺也仅适用于实现较低电压器件的情形。
技术实现思路
本专利技术针对功率集成电路中现有双向MOS型器件存在的阻断电压低，在一定的阻断电压下器件面积和漂移区电阻大的技术问题，提供一种双向MOS型器件，并提供所述器件的制造方法。为了简化描述，下面仅以n沟道双向MOS型器件为例来说明，但本专利技术同样适用于p沟道双向MOS型器件。本专利技术解决上述技术问题所采用的技术方案是：一种双向MOS型器件，元胞结构如图3所示，包括P型衬底101和设置在P型衬底101上的有源区；所述有源区包括漂移区和对称设置在漂移区上层两端的第一MOS结构和第二MOS结构；所述第一MOS结构包括第一P型体区209，设置于第一P型体区209上表面的第一P+体接触区207，设置于第一P型体区209上表面的第一N+源区211，设置在第一P+体接触区207和第一N+源区211上表面的第一金属电极203和第一栅结构；所述第一P+体接触区207与第一N+源区211相互独立，且上表面均与第一金属电极203相连；所述第一栅结构为沟槽栅结构，由第一沟槽栅介质213和的第一栅电极205构成；所述第二MOS结构包括第二P型体区210，设置于第二P型体区210上表面的第二P+体接触区208，设置于第二P型体区210上表面的第二N+源区212，设置在第二P+体接触区208和第二N+源区212上表面的第二金属电极204和第二栅结构；所述第二P+体接触区208与第二N+源区212相互独立，且上表面均与第二金属电极204相连；所述第二栅结构为沟槽栅结构，由第二沟槽栅介质214和第二栅电极206构成；所述第一MOS结构和第二MOS结构之间具有介质深槽215；所述第一栅结构和第二栅结构均设置在介质深槽215中；所述第一沟槽栅介质213的一侧与第一N+源区211和第一P型体区209连接，其另一侧与第一栅电极205连接；所述第二沟槽栅介质214的一侧与第二N+源区212和第二P型体区210连接，其另一侧与第二栅电极206连接；所述第一栅电极205和第二栅电极206的深度和宽度均小于介质深槽215的深度和宽度；所述有漂移具有第一高掺杂N型层217、第二高掺杂N型层218和N型区201；所述第一P型体区209的下表面与第一高掺杂N型层217连接；所述第二P型体区210的下表面与第二高掺杂N型层218连接；所述第一高掺杂N型层217和第二高掺杂N型层218对称设置在介质深槽本文档来自技高网...

【技术保护点】
一种双向MOS型器件，其元胞结构包括P型衬底(101)和设置在P型衬底(101)上表面的有源区；所述有源区包括漂移区和对称设置在漂移区上层两端的第一MOS结构和第二MOS结构；所述第一MOS结构包括第一P型体区(209)，设置于第一P型体区(209)上表面的第一P+体接触区(207)，设置于第一P型体区(209)上表面的第一N+源区(211)，设置在第一P+体接触区(207)和第一N+源区(211)上表面的第一金属电极(203)和第一栅结构；所述第一P+体接触区(207)与第一N+源区(211)相互独立，且上表面均与第一金属电极(203)相连；所述第一栅结构为沟槽栅结构，由第一沟槽栅介质(213)和的第一栅电极(205)构成；所述第二MOS结构包括第二P型体区(210)，设置于第二P型体区(210)上表面的第二P+体接触区(208)，设置于第二P型体区(210)上表面的第二N+源区(212)，设置在第二P+体接触区(208)和第二N+源区(212)上表面的第二金属电极(204)和第二栅结构；所述第二P+体接触区(208)与第二N+源区(212)相互独立，且上表面均与第二金属电极(204)相连；所述第二栅结构为沟槽栅结构，由第二沟槽栅介质(214)和第二栅电极(206)构成；所述第一MOS结构和第二MOS结构之间具有介质深槽(215)；所述第一栅结构和第二栅结构均设置在介质深槽(215)中；所述第一沟槽栅介质(213)的一侧与第一N+源区(211)和第一P型体区(209)连接，其另一侧与第一栅电极(205)连接；所述第二沟槽栅介质(214)的一侧与第二N+源区(212)和第二P型体区(210)连接，其另一侧与第二栅电极(206)连接；所述第一栅电极(205)和第二栅电极(206)的深度和宽度均小于介质深槽(201)的深度和宽度；所述漂移区具有第一高掺杂N型层(217)、第二高掺杂N型层(218)和N型区(201)；所述第一P型体区(209)的下表面与第一高掺杂N型层(217)连接；所述第二P型体区(210)的下表面与第二高掺杂N型层(218)连接；所述第一高掺杂N型层(217)和第二高掺杂N型层(218)对称设置在介质深槽(215)两侧并与介质深槽(215)的侧面连接；所述介质深槽(215)的下端嵌入N型区(201)；所述介质深槽(215)的中线、所述N型区(201)的中线与元胞中线重合；所述N型区(201)的上表面分别与第一高掺杂N型层(217)和第二高掺杂N型层(218)连接，其下表面与P型衬底(101)连接；所述介质深槽(215)的宽度和深度大于第一高掺杂N型层(217)和第二高掺杂N型层(218)的宽度和深度；所述介质深槽(215)嵌入N型区(201)中部分的深度大于介质深槽(215)的宽度，其嵌入N型区(201)中部分的深度还大于第一高掺杂N型层(217)和第二高掺杂N型层(218)的深度，其嵌入N型区(201)中部分的深度还大于介质深槽(215)底部与P衬底(101)之间的N型区(201)的深度；所述第一高掺杂N型层(217)与P型衬底(101)之间具有第一P型区(219)；所述第二高掺杂N型层(218)与P型衬底(101)之间具有第二P型区(220)；所述第一P型区(219)和第二P型区(220)对称设置在N型区(201)的两侧并与N型区(201)连接；所述介质深槽(215)中靠近第一栅电极(205)的一侧还设置有用于填充导电材料的第一填充槽(221)，靠近第二栅电极(206)的一侧还设置有用于填充导电材料的第二填充槽(222)；所述第一填充槽(221)和第二填充槽(222)位置对称且位于第一栅电极(205)和第二栅电极(206)之间；所述第一填充槽(221)和第二填充槽(222)的深度与宽度均小于介质深槽(215)的深度和宽度；所述第一填充槽(221)和第二填充槽(222)的深度均大于第一高掺杂N型层(217)和第二高掺杂N型层(218)的深度；所述第一填充槽(221)和第二填充槽(222)的深度均大于第一栅电极(205)和第二栅电极(206)的深度；所述第一填充槽(221)的顶部连接有第三金属电极(223)，所述第二填充槽(222)的顶部连接有第四金属电极(224)；所述第三金属电极(223)通过器件表面导电材料连线与第一金属电极(203)或第一栅电极(205)短接，所述第四金属电极(224)通过器件表面导电材料连线与第二金属电极(204)或第二栅电极(206)短接。...

【技术特征摘要】
1.一种双向MOS型器件，其元胞结构包括P型衬底(101)和设置在P型衬底(101)上表面的有源区；所述有源区包括漂移区和对称设置在漂移区上层两端的第一MOS结构和第二MOS结构；所述第一MOS结构包括第一P型体区(209)，设置于第一P型体区(209)上表面的第一P+体接触区(207)，设置于第一P型体区(209)上表面的第一N+源区(211)，设置在第一P+体接触区(207)和第一N+源区(211)上表面的第一金属电极(203)和第一栅结构；所述第一P+体接触区(207)与第一N+源区(211)相互独立，且上表面均与第一金属电极(203)相连；所述第一栅结构为沟槽栅结构，由第一沟槽栅介质(213)和的第一栅电极(205)构成；所述第二MOS结构包括第二P型体区(210)，设置于第二P型体区(210)上表面的第二P+体接触区(208)，设置于第二P型体区(210)上表面的第二N+源区(212)，设置在第二P+体接触区(208)和第二N+源区(212)上表面的第二金属电极(204)和第二栅结构；所述第二P+体接触区(208)与第二N+源区(212)相互独立，且上表面均与第二金属电极(204)相连；所述第二栅结构为沟槽栅结构，由第二沟槽栅介质(214)和第二栅电极(206)构成；所述第一MOS结构和第二MOS结构之间具有介质深槽(215)；所述第一栅结构和第二栅结构均设置在介质深槽(215)中；所述第一沟槽栅介质(213)的一侧与第一N+源区(211)和第一P型体区(209)连接，其另一侧与第一栅电极(205)连接；所述第二沟槽栅介质(214)的一侧与第二N+源区(212)和第二P型体区(210)连接，其另一侧与第二栅电极(206)连接；所述第一栅电极(205)和第二栅电极(206)的深度和宽度均小于介质深槽(215)的深度和宽度；所述漂移区具有第一高掺杂N型层(217)、第二高掺杂N型层(218)和N型区(201)；所述第一P型体区(209)的下表面与第一高掺杂N型层(217)连接；所述第二P型体区(210)的下表面与第二高掺杂N型层(218)连接；所述第一高掺杂N型层(217)和第二高掺杂N型层(218)对称设置在介质深槽(215)两侧并与介质深槽(215)的侧面连接；所述介质深槽(215)的下端嵌入N型区(201)；所述介质深槽(215)的中线、所述N型区(201)的中线与元胞中线重合；所述N型区(201)的上表面分别与第一高掺杂N型层(217)和第二高掺杂N型层(218)连接，其下表面与P型衬底(101)连接；所述介质深槽(215)的宽度和深度大于第一高掺杂N型层(217)和第二高掺杂N型层(218)的宽度和深度；所述介质深槽(215)嵌入N型区(201)中部分的深度大于介质深槽(215)的宽度，其嵌入N型区(201)中部分的深度还大于第一高掺杂N型层(217)和第二高掺杂N型层(218)的深度，其嵌入N型区(201)中部分的深度还大于介质深槽(215)底部与P衬底(101)之间的N型区(201)的深度；所述第一高掺杂N型层(217)与P型衬底(101)之间具有第一P型区(219)；所述第二高掺杂N型层(218)与P型衬底(101)之间具有第二P型区(220)；所述第一P型区(219)和第二P型区(220)对称设置在N型区(201)的两侧并与N型区(201)连接；所述介质深槽(215)中靠近第一栅电极(205)的一侧还设置有用于填充导电材料的第一填充槽(221)，靠近第二栅电极(206)的一侧还设置有用于填充导电材料的第二填充槽(222)；所述第一填充槽(221)和第二填充槽(222)位置对称且位于第一栅电极(205)和第二栅电极(206)之间；所述第一填充槽(221)和第二填充槽(222)的深度与宽度均小于介质深槽(215)的深度和宽度；所述第一填充槽(221)和第二填充槽(222)的深度均大于第一高掺杂N型层(217)和第二高掺杂N型层(218)的深度；所述第一填充槽(221)和第二填充槽(222)的深度均大于第一栅电极(205)和第二栅电极(206)的深度；所述第一填充槽(221)的顶部连接有第三金属电极(223)，所述第二填充槽(222)的顶部连接有第四金属电极(224)；所述第三金属电极(223)通过器件表面导电材料连线与第一金属电极(203)或第一栅电极(205)短接，所述第四金属电极(224)通过器件表面导电材料连线与第二金属电极(204)或第二栅电极(206)短接。2.一种双向MOS型器件，其元胞结构包括P型衬底(101)、设置在P型衬底(101)上表面的介质埋层(102)和设置在介质埋层(102)上表面的有源区；所述有源区包括漂移区和对称设置在漂移区上层两端的第一MOS结构和第二MOS结构；所述第一MOS结构包括第一P型体区(209)，设置于第一P型体区(209)上表面的第一P+体接触区(207)，设置于第一P型体区(209)上表面的第一N+源区(211)，设置在第一P+体接触区(207)和第一N+源区(211)上表面的第一金属电极(203)和第一栅结构；所述第一P+体接触区(207)与第一N+源区(211)相互独立，且上表面均与第一金属电极(203)相连；所述第一栅结构为沟槽栅结构，由第一沟槽栅介质(213)和的第一栅电极(205)构成；所述第二MOS结构包括第二P型体区(210)，设置于第二P型体区(210)上表面的第二P+体接触区(208)，设置于第二P型体区(210)上表面的第二N+源区(212)，设置在第二P+体接触区(208)和第二N+源区(212)上表面的第二金属电极(204)和第二栅结构；所述第二P+体接触区(208)与第二N+源区(212)相互独立，且上表面均与第二金属电极(204)相连；所述第二栅结构为沟槽栅结构，由第二沟槽栅介质(214)和第二栅电极(206)构成；所述第一MOS结构和第二MOS结构之间具有介质深槽(215)；所述第一栅结构和第二栅结构均设置在介质深槽(215)中；所述第一沟槽栅介质(213)的一侧与第一N+源区(211)和第一P型体区(209)连接，其另一侧与第一栅电极(205)连接；所述第二沟槽栅介质(214)的一侧与第二N+源区(212)和第二P型体区(210)连接，其另一侧与第二栅电极(206)连接；所述第一栅电极(205)和第二栅电极(206)的深度和宽度均小于介质深槽(215)的深度和宽度；所述漂移区具有第一高掺杂N型层(217)、第二高掺杂N型层(218)和N型区(201)；所述第一P型体区(209)的下表面与第一高掺杂N型层(217)连接；所述第二P型体区(210)的下表面与第二高掺杂N型层(218)连接；所述第一高掺杂N型层(217)和第二高掺杂N型层(218)对称设置在介质深槽(215)两侧并与介质深槽(215)的侧面连接；所述介质深槽(215)的下端嵌入N型区(201)；所述介质深槽(215)的中线、所述N型区(201)的中线与元胞中线重合；所述N型区(201)的上表面分别与第一高掺杂N型层(217)和第二高掺杂N型层(218)连接，其下表面与P型衬底(101)连接；所述介质深槽(215)的宽度和深度大于第一高掺杂N型层(217)和第二...

【专利技术属性】
技术研发人员：张金平，熊景枝，廖航，底聪，刘竞秀，李泽宏，任敏，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51