非易失性半导体存储装置制造方法及图纸

本申请提供一种非易失性半导体存储装置。存储器阵列(10)具备：由第一单元晶体管和变阻元件的串联连接所构成的变阻型存储器单元阵列(11)、以及由第二单元晶体管和电阻元件的串联连接所构成的参考单元阵列(12)，参考单元阵列(12)的第二单元晶体管被连接至参考源极线(RSL)，电阻元件被连接至参考位线(RBL)，参考位线(RBL)在存储器单元阵列(11)内连接着虚拟存储器单元，虚拟存储器单元的变阻元件的两端被参考位线(RBL)短路。

【技术实现步骤摘要】
【国外来华专利技术】非易失性半导体存储装置
本申请涉及非易失性半导体存储装置，涉及用于消除存储器单元阵列和参考单元阵列的驱动负载电容的不匹配的配置构成以及电路构成。
技术介绍
近年来，伴随着电子设备、尤其是移动电话(智能手机)、便携式音乐播放器、数码相机、平板终端等的需求增加，非易失性半导体存储装置的需求不断提高，实现大容量化、小型化、快速改写、快速读出、低消耗动作的技术开发正在积极开展。目前主打的非易失性存储器为闪存，但改写时间为微秒或毫秒级，从而成为阻碍搭载有非易失性存储器的成套设备的性能提升的要因。近年来，与闪存相比可实现快速·低消耗改写的新的非易失性存储器的开发正在积极开展。例如有将变阻型元件用作存储元件的变阻型存储器(ReRAM：ResistiveRandomAccessMemory)等。变阻型存储器可以实现改写时间为纳秒级这样的快速改写，而且改写时所需的电压在闪存中需要10V以上，但在变阻型存储器中能够实现1.8V左右的改写，从而可以实现非易失性存储器的低耗电化。在专利文献1以及非专利文献1中公开了变阻型存储器的读出电路构成。变阻型存储器的存储器单元通过变阻元件和单元晶体管的串联连接来构成。变阻元件根据保存数据(“0”数据、“1”数据)而在例如1KΩ～1MΩ的电阻值的范围内被设定为低电阻值或高电阻值，由此来存储数据。利用在变阻元件的电阻值为低电阻的情况下存储器单元电流变大、在变阻元件的电阻值为高电阻的情况下存储器单元电流变小的特性，由读出放大器电路在读出动作时探测该存储器单元电流差异，从而读出被保存在存储器单元中的数据。在此，为了由读出放大器电路来判定存储器单元电流的大小，使用了用于生成基准电流的参考单元。读出放大器电路通过比较存储器单元电流和参考单元电流，来判定保存在存储器单元中的数据。参考单元通过例如多晶硅电阻元件所形成的固定电阻元件和单元晶体管的串联连接来构成。将参考单元的固定电阻元件的电阻值设定为对存储器单元的变阻元件设定的低电阻值和高电阻值的中间值，从而读出动作时的参考单元电流成为“0”数据和“1”数据的存储器单元电流的中间值的电流值，因此读出放大器电路可以判定保存在存储器单元中的数据。存储器单元和读出放大器利用位线来连接，参考单元和读出放大器利用参考位线来连接。为了比较单元电流和参考单元电流来进行读出，需要使位线和参考位线的负载电阻相匹配。为此，首先需要使位线和参考位线的布线宽度、布线长度变为相同。但是，由于位线连接有多个存储器单元，相对于此，参考位线仅连接有参考单元，因此只是使布线宽度、布线长度变为相同，负载电阻会相差较大。作为其解决方法，一般为通过将虚拟的存储器单元连接至参考位线从而使参考位线的负载电阻与位线相匹配的方法。并且，为了进行高效的布局，一般在存储器单元阵列内配置参考位线的虚拟存储器单元。在此情况下，为了确保存储器单元阵列内的图案均匀性，在虚拟存储器单元中也设置变阻元件。此外，在变阻型存储器等中，为了能够使变阻元件切换为高电阻状态和低电阻状态，最初需要进行被称为赋能(forming)的动作。在赋能中，向变阻元件施加比通常的改写高的电压。由此，在赋能前为超高电阻状态的变阻元件可切换为高电阻状态和低电阻度状态。在先技术文献专利文献专利文献1：日本特开2004-234707号非专利文献非专利文献1：“A4MbConductive-BridgeResistiveMemorywith2.3GB/sRead-Throughputand216MB/sProgramThroughput”，2011IEEEInternationalSolid-StateCircuitsConferenceDigestofTechnicalPapers，P210-211
技术实现思路
专利技术要解决的课题然而，前述的现有变阻型非易失性存储器存在以下所示的课题。即，在以变阻型存储器等非易失性存储器来进行快速读出的情况下，若等待直至单元电流、参考单元电流饱和到一定值为止之后再利用读出放大器来进行比较，则需要耗费时间，因此在单元电流、参考单元电流饱和到一定值之前的过渡状态时利用读出放大器来进行比较。为了在过渡状态下进行读出，需要使位线和参考位线的驱动负载电容相匹配。另一方面，在存储器单元阵列内配置参考位线的虚拟存储器单元的情况下，虚拟存储器单元无法进行赋能。其原因在于，在设为能够进行赋能这种构成的情况下，在存储器单元选择时虚拟存储器单元也会被同时选择，不仅在参考单元中而且还在虚拟存储器单元中流动电流，所以无法正确地控制参考单元电流。由此，虽然存储器单元进行赋能，变阻元件能切换为高电阻状态和低电阻状态，但是虚拟存储器单元无法进行赋能，因此变阻元件保持超高电阻状态不变。因而，在存储器单元和虚拟存储器单元中变阻元件的电阻值相差较大。并且，由于虚拟存储器单元的变阻元件为超高电阻状态，因此位于变阻元件之前的过孔接触件等的驱动负载电容难以反映到参考位线。其结果，参考位线和存储器单元的位线的驱动负载电容将产生不匹配。若驱动负载电容产生不匹配，则当快速读出时在单元电流和参考单元电流中过渡状态下的变化方式将改变，从而快速读出变得困难。并且，若读出速度变慢，则流过单元电流、参考单元电流的时间也变长，读出时的消耗电流也会增加。本申请正是鉴于上述课题而完成的，其目的在于提供降低了参考单元的位线和存储器单元的位线的驱动负载电容的不匹配的非易失性半导体存储装置。用于解决课题的手段在本申请的一形态中，非易失性半导体存储装置具备：字线；第一数据线；第二数据线；多个存储器单元，具有被连接在所述第一数据线与所述第二数据线之间且被串联连接的第一单元晶体管以及第一变阻元件，所述第一单元晶体管的栅极与所述字线连接；参考字线；第一参考数据线；第二参考数据线；参考单元，具有被连接在所述第一参考数据线与所述第二参考数据线之间且被串联连接的第二单元晶体管以及电阻元件，所述第二单元晶体管的栅极与所述参考字线连接；和虚拟存储器单元，具有第三单元晶体管以及第二变阻元件，在所述虚拟存储器单元中，所述第二变阻元件的两端与所述第一参考数据线连接，所述第三单元晶体管的一端与所述第二变阻元件的一端连接，并且另一端为开路状态，栅极与所述字线连接。根据该形态，在虚拟存储器单元中，变阻元件的两端被第一参考数据线短路。因而，能够使位于变阻元件至单元晶体管之间的过孔接触件、布线的驱动负载电容反映到第一参考数据线中。由此，能够使第一参考数据线的驱动负载电容更接近于存储器单元的第一数据线的驱动负载电容。在本申请的另一形态中，非易失性半导体存储装置具备：字线；第一数据线；第二数据线；多个存储器单元，具有被连接在所述第一数据线与所述第二数据线之间且被串联连接的第一单元晶体管以及第一变阻元件，所述第一单元晶体管的栅极与所述字线连接；参考字线；第一参考数据线；第二参考数据线；参考单元，具有被连接在所述第一参考数据线与所述第二参考数据线之间且被串联连接的第二单元晶体管以及电阻元件，所述第二单元晶体管的栅极与所述参考字线连接；和虚拟存储器单元，具有第三单元晶体管，所述虚拟存储器单元的所述第三单元晶体管的一端与所述第一参考数据线连接，并且另一端为开路状态，栅极与所述字线连接。根据该形态，在虚拟存储器单元中未设置本文档来自技高网...

【技术保护点】
一种非易失性半导体存储装置，具备：字线；第一数据线；第二数据线；多个存储器单元，具有被连接在所述第一数据线与所述第二数据线之间且被串联连接的第一单元晶体管以及第一变阻元件，所述第一单元晶体管的栅极与所述字线连接；参考字线；第一参考数据线；第二参考数据线；参考单元，具有被连接在所述第一参考数据线与所述第二参考数据线之间且被串联连接的第二单元晶体管以及电阻元件，所述第二单元晶体管的栅极与所述参考字线连接；和虚拟存储器单元，具有第三单元晶体管以及第二变阻元件，在所述虚拟存储器单元中，所述第二变阻元件的两端与所述第一参考数据线连接，所述第三单元晶体管的一端与所述第二变阻元件的一端连接。

【技术特征摘要】
【国外来华专利技术】2012.10.30 JP 2012-2393421.一种非易失性半导体存储装置，具备：字线；第一数据线；第二数据线；多个存储器单元，具有被连接在所述第一数据线与所述第二数据线之间且被串联连接的第一单元晶体管以及第一变阻元件，所述第一单元晶体管的栅极与所述字线连接；参考字线；第一参考数据线；第二参考数据线；参考单元，具有被连接在所述第一参考数据线与所述第二参考数据线之间且被串联连接的第二单元晶体管以及电阻元件，所述第二单元晶体管的栅极与所述参考字线连接；和虚拟存储器单元，具有第三单元晶体管以及第二变阻元件，在所述虚拟存储器单元中，所述第二变阻元件的两端与所述第一参考数据线连接，所述第三单元晶体管的一端与所述第二变阻元件的一端连接。2.根据权利要求1所述的非易失性半导体存储装置，其中，所述第三单元晶体管的未与所述第一参考数据线连接的一端为开路状态，栅极与所述字线连接。3.根据权利要求1所述的非易失性半导体存储装置，其中，所述第一单元晶体管、所述第二单元晶体管和所述第三单元晶体管的栅极氧化膜厚相同。4.根据权利要求1所述的非易失性半导体存储装置，其中，所述第一单元晶体管、所述第二单元晶体管和所述第三单元晶体管的栅极沟道长度以及栅极沟道宽度相同。5.根据权利要求1所述的非易失性半导体存储装置，其中具备：读出放大器，对所述多个存储器单元中保存的数据进行判定；和列选通器，对所述第一数据线和所述第一参考数据线进行选择来与所述读出...

【专利技术属性】
技术研发人员：上田孝典，河野和幸，村久木康夫，中山雅义，石飞百合子，高桥桂太，
申请(专利权)人：松下知识产权经营株式会社，
类型：发明
国别省市：日本;JP