存储器控制电路与控制存储器模块的数据读取程序的方法技术

本发明专利技术公开了一种存储器控制电路及控制存储器模块的数据读取程序的方法。于该数据读取程序中，该存储器模块系传送一数据信号及用来还原该数据信号的一数据触发信号，该数据触发信号包含一前置部分，该方法包含：控制该存储器模块的一阻抗匹配电路，使该数据触发信号于该前置部分之前维持于一固定电平；产生一时脉；依据该时脉产生一致能信号；依据该致能信号取样该数据触发信号，以产生一取样结果；依据该取样结果调整该致能信号的致能时间点；以及依据该致能信号启动还原该数据信号的程序。

【技术实现步骤摘要】
存储器控制电路与控制存储器模块的数据读取程序的方法
本专利技术是关于存储器控制电路，尤其是关于控制存储器模块的数据读取程序的电路与方法。
技术介绍
请参阅图1，其是现有双倍数据率同步动态随机存取存储器（DoubleDataRateSynchronousDynamicRandomAccessMemory，以下简称DDRSDRAM）的系统架构图。DDRSDRAM10包含存储器控制电路110与存储器模块120。存储器控制电路110传送时脉CLK给存储器模块120，以作为其操作时的参考时脉。在进行读取操作时，存储器控制电路110先发送一个读取命令CMD给存储器模块120，存储器模块120依据读取命令CMD存取其内部的数据来产生数据信号DQ，并且连同用来还原数据信号DQ的数据触发信号（DataStrobeSignal）DQS一并回传给存储器控制电路110。请参阅图2，其是现有DDRSDRAM的信号时序图。数据触发信号DQS包含前置（preamble）部分tRPRE以及紧跟在前置部分tRPRE之后用来取样数据信号DQ的周期性时脉部分。前置部分tRPRE的长度大约等于时脉CLK的一个周期，其中间点标示为P。前置部分tRPRE的用途之一在于指示数据触发信号DQS的周期性时脉部分的起始位置，因此为了确保数据还原程序的正确性，必须先找出数据触发信号DQS的前置部分tRPRE。此外，数据触发信号DQS还包含非稳态部分TRI（斜线部分），信号在此区间会在高低电平间不规则跳动。存储器控制电路110利用数据触发信号DQS来取样数据信号DQ以还原数据。然而因为电路板上的绕线以及各个元件内部或多或少所造成的信号延迟，存储器模块120内部的时脉DDR_CLK与存储器控制电路110的时脉CLK可能已经有一定程度的延迟。因为时脉DDR_CLK与CLK不再是同相位，造成存储器模块120所产生的数据触发信号DQS与存储器控制电路110本身的时脉CLK不属于同一个时脉领域（clockdomain）。这种情况下要正确地找出数据触发信号DQS的前置部分tRPRE，便需要有相对应的处理机制。现有中常以读取均衡（readleveling）技术来找出数据触发信号DQS的前置部分tRPRE。存储器控制电路110依据时脉CLK产生一个DQS致能（DQSenabling）信号DQS_En，其功用在于指示数据触发信号DQS的前置部分tRPRE，因此DQS致能信号DQS_En最好能在数据触发信号DQS的前置部分tRPRE的中间点P处致能（例如由低电平切换到高电平）。当DQS致能信号致能时，代表数据触发信号DQS的前置部分tRPRE已经发生，也就是还原数据信号DQ的程序即将开始。在读取均衡的过程中，存储器控制电路110会连续发送读取命令CMD，而且每次发送时，皆会将DQS致能信号DQS_En的致能时间点延迟时脉CLK的半个周期，并用DQS致能信号DQS_En来取样数据触发信号DQS。当连续的取样结果符合预设的数据型态时，代表存储器控制电路110于第一次发送的读取命令CMD时所对应的DQS致能信号DQS_En即是系统所需要的DQS致能信号，其致能时间点可以指示数据触发信号DQS的前置部分tRPRE的位置。然而这个方法耗时，而且可能因为数据触发信号DQS中的非稳态部分TRI而造成误判。另一个现有方法，是利用读取延迟（readlatency）的方式来评估数据触发信号DQS的前置部分tRPRE的时间。一般而言可以推估存储器模块120在收到读取命令CMD后的多少时间内会发送数据触发信号DQS，例如是5个时脉CLK的周期的时间。然而因为时脉DDR_CLK与时脉CLK之间有延迟，而且延迟时间的长短与电路板及元件的设计及工艺，或甚至是操作温度有关。因此若存储器控制电路110利用本身的时脉CLK为基础，评估发送读取命令CMD的5个周期后将收到数据触发信号DQS的前置部分tRPRE，这样的判断方式很容易产生误差。而且这个方法必须配合数据信号DQ一起判断，增加操作上的复杂度。
技术实现思路
鉴于现有技术的不足，本专利技术的一目的在于提供一种存储器控制电路与一种控制存储器模块的数据读取程序的方法，以更有效率地产生理想的致能信号。本专利技术揭示了一种存储器控制电路，用来控制一存储器模块的一数据读取程序，于该数据读取程序中，该存储器模块传送一数据信号及用来还原该数据信号的一数据触发信号至该存储器控制电路，该数据触发信号包含一前置部分，该存储器控制电路包含：一时脉产生电路，用来产生一时脉；一控制单元，耦接该存储器模块及该时脉产生电路，用来控制该存储器模块的一阻抗匹配电路及依据该时脉产生一致能信号；以及一取样电路，耦接该控制单元，用来依据该致能信号取样该数据触发信号，以产生一取样结果；其中，该控制单元先控制该阻抗匹配电路以使得该数据触发信号于该前置部分之前维持于一固定电平，再控制该取样电路依据该致能信号取样该数据触发信号，并且依据该取样结果调整该致能信号的致能时间点，并依据该致能信号启动还原该数据信号的程序。本专利技术另揭示了一种控制一存储器模块的一数据读取程序的方法，于该数据读取程序中，该存储器模块传送一数据信号及用来还原该数据信号的一数据触发信号，该数据触发信号包含一前置部分，该方法包含：控制该存储器模块的一阻抗匹配电路，使该数据触发信号于该前置部分之前维持于一固定电平；产生一时脉；依据该时脉产生一致能信号；依据该致能信号取样该数据触发信号，以产生一取样结果；依据该取样结果调整该致能信号的致能时间点；以及依据该致能信号启动还原该数据信号的程序。本专利技术的存储器控制电路与控制存储器模块的数据读取程序的方法能够不受非稳态部分TRI的影响，并且降低判断时的复杂度，因而更有效率地产生更准确的致能信号。因此，系统能抵抗电压、温度、工艺等影响，得以高速读取DDRSDRAM的数据。有关本专利技术的特征、实作与功效，兹配合附图作较佳实施例详细说明如下。附图说明图1为现有DDRSDRAM的系统架构图；图2为现有DDRSDRAM的信号时序图；图3为本专利技术的存储器控制电路的功能方块图；图4为阻抗匹配电路的一实施例的示意图；图5为本专利技术DDRSDRAM的信号时序图；图6为本专利技术DDRSDRAM的另一信号时序图；图7为本专利技术的控制存储器模块的数据读取程序的方法的粗调程序的流程图；以及图8为本专利技术的控制存储器模块的数据读取程序的方法的微调程序的流程图。其中，附图标记说明如下：10、30DDRSDRAM110、310存储器控制电路120、320存储器模块312时脉产生电路314取样电路316控制单元317延迟单元322阻抗匹配电路410控制器412扩展模式寄存器组S710～S760、S810～S850步骤具体实施方式以下说明内容的技术用语参照本
的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。本专利技术的揭示内容包含存储器控制电路与控制存储器模块的数据读取程序的方法，能够使读取存储器数据的过程较不受电压、温度、工艺等影响，而能更快速且更精确地读取数据。该电路与方法可应用于DDRSDRAM，在实施为可能的前提下，本
技术人员能够依本说明书的揭示内容来选择等效的元件或步骤来实现本专利技术本文档来自技高网...

【技术保护点】
一种存储器控制电路，用来控制一存储器模块的一数据读取程序，于该数据读取程序中，该存储器模块传送一数据信号及用来还原该数据信号的一数据触发信号至该存储器控制电路，该数据触发信号包含一前置部分，该存储器控制电路包含：一时脉产生电路，用来产生一时脉；一控制单元，耦接该存储器模块及该时脉产生电路，用来控制该存储器模块的一阻抗匹配电路及依据该时脉产生一致能信号；以及一取样电路，耦接该控制单元，用来依据该致能信号取样该数据触发信号，以产生一取样结果；其中，该控制单元先控制该阻抗匹配电路以使得该数据触发信号于该前置部分之前维持于一固定电平，再控制该取样电路依据该致能信号取样该数据触发信号，并且依据该取样结果调整该致能信号的致能时间点，并依据该致能信号启动还原该数据信号的程序。

【技术特征摘要】
1.一种存储器控制电路，用来控制一存储器模块的一数据读取程序，于该数据读取程序中，该存储器模块传送一数据信号及用来还原该数据信号的一数据触发信号至该存储器控制电路，该数据触发信号包含一前置部分，该存储器控制电路包含：一时脉产生电路，用来产生一时脉；一控制单元，耦接该存储器模块及该时脉产生电路，用来控制该存储器模块的一阻抗匹配电路及依据该时脉产生一致能信号；以及一取样电路，耦接该控制单元，用来依据该致能信号取样该数据触发信号，以产生一取样结果；其中，该控制单元先控制该阻抗匹配电路以使得该数据触发信号于该前置部分之前维持于一固定电平，再控制该取样电路依据该致能信号取样该数据触发信号，并且依据该取样结果调整该致能信号的致能时间点，并依据该致能信号启动还原该数据信号的程序。2.如权利要求1所述的存储器控制电路，其中该数据触发信号以差动信号的方式传送，该控制单元控制该阻抗匹配电路使得该存储器模块用来传送该差动信号的两接脚产生一电压差，以使该数据触发信号于该前置部分之前维持于该固定电平。3.如权利要求1所述的存储器控制电路，其中该控制单元还包含：一延迟单元，用来延迟该时脉；其中该控制单元利用该延迟单元将该时脉延迟一预设时间，并依据该延迟后的时脉调整该致能信号的致能时间点，进而控制该取样电路依据该致能信号取样该数据触发信号而产生一延迟后的取样结果，并且该控制单元依据该预设时间及该延迟后的取样结果决定该致能信号的致能时间点。4.如权利要求3所述的存储器控制电路，其中该控制单元于所述依据该取样结果调整该致能信号的致能时间点之后、且延迟该时脉之前控制该阻抗匹配电路使该数据触发信号于该前置部分之前不维持于该固定电平。5.如权利要求3所述的存储器控制电路，其中该时脉的两相邻时脉边缘的时间间隔为T，该预设时间为kT/n，n为大于1的正整数，k为大于等于1且小于n的正整数。6.如权利要求3所述的存储器控制电路，其中该控制单元依据该时脉的多个时脉边缘依序调整该致能信号的致能时间点，并且该取样电路得到多个取样结果，该控制单元进而依据该多个取样结果得知符合一预设值的取样结果所对应的一目标时脉边缘，并且依据该目标时脉边缘调整该致能信号的致能时间点。7.如权利要求6所述的存储器控制电路，其中若该目标时脉边缘为该时脉的第m个时脉边缘，该控制单元调整该致能信号的致能时间点使其对应第m-1时脉边缘的时间点，m为大于1的正整数。8.如权利要求7所述的存储器控制电路，其中该延迟后的取样结果对应第m-1时脉边缘。9.如权利要求8所述的存储器控制电路，其中当该延迟后的取样结果等于该预设值时，该控制单元以第m-2时脉边缘延迟该预设时间的时间点作为该致能信号的致能时间点。10.如权利要...

【专利技术属性】
技术研发人员：余俊锜，张志伟，黄胜国，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾;71