集成的处理器和CDR电路制造技术

一种系统，可包括时钟和数据恢复电路，时钟和数据恢复电路包括一个或者多个模拟元件。该系统还可包括被配置为控制时钟和数据恢复电路的数字控制电路。该数字控制电路以及时钟和数据恢复电路形成在单个基板上。

【技术实现步骤摘要】
【国外来华专利技术】集成的处理器和CDR电路
技术介绍
可以采用时钟和数据恢复(CDR)电路，以使系统基于接收的数据信号产生与所接收的数据信号同步的时钟信号。CDR电路可以用模拟或数字元件实现。在一些环境下，CDR电路可以采用多个不同的元件来实现，该多个不同的元件形成在利用印刷电路板耦接的、分离的基板上。在其它环境下，CDR电路可以使用在单个基板上形成的电路来实现。 CDR电路也可以具有相关联的状态机，状态机可以指示CDR电路的基本的功能状态。一些基本的功能状态可以包括，数据信号是否被接收和/或者CDR电路是否被锁定到所接收的数据信号。典型地，相关的状态机提供严格的结构，其不允许CDR电路适应于变化的环境。此外，状态机可以与⑶R电路分离地形成，并且利用印刷电路板耦接到⑶R电路。 这里要求保护的主题不限于解决任何缺陷或者仅仅在上述环境下操作的实施方式。相反，此
技术介绍
仅仅用于举例说明本文描述的实施方式可能实施的一种示例性
。
技术实现思路
一些示例实施方式通常涉及具有时钟和数据恢复电路以及数字控制电路的系统。 在一个实施方式中，系统可包括时钟和数据恢复电路，时钟和数据恢复电路包括一个或者多个模拟元件。系统还可包括数字控制电路，数字控制电路被配置为控制时钟和数据恢复电路。数字控制电路以及时钟和数据恢复电路可形成在单个基板上。 在一个实施方式中，系统可包括时钟和数据恢复电路，时钟和数据恢复电路包括一个或者多个模拟元件。模拟元件可包括双极结晶体管(bipolar junct1n transistor)。该系统还可包括处理器，该处理器包括互补金属氧化物半导体晶体管。该处理器可被配置为基于从时钟和数据恢复电路接收的数据，自适应地控制时钟和数据恢复电路。该处理器与时钟和数据恢复电路可以形成在单个基板上。 在一个实施方式中，系统可包括多个时钟和数据恢复电路，每个时钟和数据恢复电路包括一个或者多个模拟元件。该系统还可包括数字控制电路，数字控制电路被配置为控制时钟和数据恢复电路。数字控制电路以及时钟和数据恢复电路可形成在单个基板上。 本
技术实现思路
部分用于以简化的形式介绍概念的选择，其将在下面的【具体实施方式】部分中进一步描述。本
技术实现思路
部分并不是为了标识要求保护的主题的关键特征或者必要特征，也不是为了用于帮助确定要求保护的主题范围。 本专利技术其他的特征和优点在下面的说明中提出，或者可在实施本专利技术时得知。本专利技术的特征和优点可以通过所附的权利要求中特别指出的手段和组合实现和获得。本专利技术的这些和其它特征根据下面的说明和附加的权利要求将变得更加显而易见，或者可通过实施下面提出的专利技术来了解。 【附图说明】 本专利技术更详细的说明将参考附图中例示的实施方式予以呈现。应当了解，这些附图描述的仅仅是本专利技术的一些实施方式，因此不应该被认为是对其范围的限制。通过利用附图对本专利技术其他的特征和细节进行说明和解释，其中: 图1是具有时钟和数据恢复电路的一个示例系统的方块图； 图2是具有时钟和数据恢复电路的另一个示例系统的方块图； 图3是具有时钟和数据恢复电路的另一个示例系统的方块图； 图4是具有多个时钟和数据恢复电路的一个示例系统的方块图，所有时钟和数据恢复电路根据这里描述的至少一些实施方式布置。 【具体实施方式】 图1是根据这里描述的至少一些实施方式布置的、具有时钟和数据恢复(CDR)电路120的一个示例系统100的方块图。该⑶R电路120可接收来自外部源的数据输入引线(lead) 122上的数据信号，并且可以被配置为基于该数据信号产生时钟信号，并输出至时钟输出引线124。时钟信号可与接收的数据信号同步，并且可用于对数据信号进行时钟控制和/或协调在系统100外部的元件处对数据信号的接收和分析。 从数据输入引线122上接收的数据信号可以是从多种数据源中的任何一个接收的，并且可随着时间发生变化和/或可具有变化的数据速率中的任何一个。例如，在一些实施方式中，数据信号可以是从光学信号产生的电数据信号。在这些和其它实施方式中，数据信号可具有.5GHz、lGHz、2GHz、5GHz、10GHz、20GHz、40GHz或其它一些数据速率。CDR电路120可被配置为基于数据信号的变化的数据速率调节时钟信号的频率，以使时钟信号的频率匹配数据信号的数据速率。 在一些实施方式中，获取数据信号的数据速率的CDR电路120可被称作获得对数据信号的锁定的CDR电路120。在这些和其它实施方式中，CDR电路120可具有变化或者固定的锁定动态(locking dynamics)。锁定动态可以指示⑶R电路120怎样获得对数据信号的数据速率的锁定。 ⑶R电路120可以与数字控制电路110耦接。数字控制电路110可被配置为从⑶R电路120接收数据。在一些实施方式中，来自⑶R电路120的数据可以包括下列中的一个或多个:CDR电路120的电压电平XDR电路120的功耗XDR电路120所接收的数据信号的数据速率XDR电路120的温度、以及⑶R电路120的发送和接收功率电平(power level)。 数字控制电路110也可以被配置为控制和/或自适应控制⑶R电路120。在一些实施方式中，数字控制电路110可以基于从CDR电路120接收的数据，控制和或自适应控制CDR电路120。例如，在一些实施方式中，数字控制电路110可以被配置为，基于从CDR电路120接收的数据确定⑶R电路120的性能，并可调节⑶R电路120内部的设置以减小⑶R电路120的功耗，同时将⑶R电路120的性能维持在阈值水平以上。 作为另一个例子，数字控制电路110可以被配置为，基于数据输入引线122上的数据信号的信号完整性(integrity)和CDR电路120的功耗之间的关系，自适应地控制CDR电路120。在这些和其它实施方式中，⑶R电路120可以根据数据信号的信号完整性的水平，调节CDR电路120的一个或者多个元件的一个或多个电压电平。数据信号的信号完整性可以包括下列中的一个或多个:当数据信号被保真采样时的时间量、数据信号的变化量η、数据信号对定时错误的灵敏度、数据信号中的抖动量、或者数据信号的其它方面。通过调节CDR电路120的一个或者多个元件的电压电平，数字控制电路110可以自适应地控制⑶R电路120的功耗。 以下是基于数据输入引线122上的数据信号的信号完整性和⑶R电路120的功耗之间的关系而自适应地控制CDR电路120的一个例子。当数据信号的信号完整性处于和/或高于阈值水平时，CDR电路120可以正确地运行。当数据信号的信号完整性高于阈值水平时，数字控制电路110可以降低CDR电路120内部的一个或者多个元件的电压电平，以降低数据信号的信号完整性，从而使数据信号的信号完整性更接近但仍高于阈值水平。通过降低电压电平，可以降低⑶R电路120的功耗。 作为另一个例子，数字控制电路110可以被配置为，通过改变⑶R电路120的锁定动态来自适应地控制CDR电路120。例如，在一些实施方式中，在CDR电路120锁定到一数据信号后，⑶R电路120可以将数据输入引线122上的该数据信号的数据速率发送至数字控制电路110。数字控制电路110可以被配置为使该数据速率被存本文档来自技高网...

【技术保护点】
一种系统，包括：时钟和数据恢复电路，所述时钟和数据恢复电路包括一个或者多个模拟元件；数字控制电路，所述数字控制电路被配置为控制所述时钟和数据恢复电路，其中所述数字控制电路以及所述时钟和数据恢复电路形成在单个基板上。

【技术特征摘要】
【国外来华专利技术】2012.05.04 US 13/464,2861.一种系统，包括: 时钟和数据恢复电路，所述时钟和数据恢复电路包括一个或者多个模拟元件； 数字控制电路，所述数字控制电路被配置为控制所述时钟和数据恢复电路，其中所述数字控制电路以及所述时钟和数据恢复电路形成在单个基板上。2.如权利要求1所述的系统，进一步包括连接至所述数字控制电路的存储器单元，所述数字控制电路被配置为在所述存储器单元内部存储与所述时钟和数据恢复电路有关的数据。3.如权利要求2所述的系统，其中所述数据包括下列中的一个或者多个:所述时钟和数据恢复电路的电压电平、所述时钟和数据恢复电路的功耗、由所述时钟和数据恢复电路接收的数据信号的数据速率、所述时钟和数据恢复电路的温度、以及所述时钟和数据恢复电路的发送和接收功率电平。4.如权利要求1所述的系统，其中所述数字控制电路被配置为从所述时钟和数据恢复电路接收数据，并且基于所述数据确定所述时钟和数据恢复电路的性能，并调节所述时钟和数据恢复电路内部的设置以减小所述时钟和数据恢复电路的功耗，同时将所述时钟和数据恢复电路的所述性能维持在阈值水平以上。5.如权利要求1所述的系统，其中所述数字控制电路进一步被配置为改变所述时钟和数据恢复电路的锁定动态。6.如权利要求5所述的系统，其中所述数字控制电路改变所述时钟和数据恢复电路的锁定动态包括所述数字控制电路调节下列中的一个或者多个:所述时钟和数据恢复电路内的电荷泵的增益、所述电荷泵的电压干线电平、所述时钟和数据恢复电路内的电压控制振荡器的初始启动频率、以及所述电压控制振荡器的频率步幅大小。7.如权利要求1所述的系统，其中所述时钟和数据恢复电路包括时钟发生电路和连接至所述时钟发生电路的调节电路，所述调节电路被配置为在发送数据信号至所述时钟发生电路以及所述时钟发送电路基于被调节的数据信号确定时钟信号之前调节所述数据信号。8.如权利要求7所述的系统，其中所述调节电路包括由所述数字控制电路控制的均衡器，所述数字控制电路基于从所述时钟和数据恢复电路接收的数据调节所述均衡器的设置。9.如权利要求8所述的系统，其中所述数字控制电路被配置为基于从所述时钟和数据恢复电路接收的、与所述数据信号的信号完整性有关的数据，调节所述均衡器的设置。10.如权利要求7所述的系统，其中所述时钟和数据恢复电路还包括连接至所述时钟发生电路的驱动电路，所述驱动电路从所述时钟发生电路接收所述时钟信号，并且将所述时钟信号驱动到所述时钟和数据恢复电路之外，其中所述数字控制电路被配置为控制所述驱动电路。11.如权利要求1所述的系统，其中所述时钟和数据恢复电路被配置为采用一个或者多个双极结晶体管在模拟域操作，所述数字控制电路被配置为采用一个或者多个互补金属氧化物半导体晶体管在数字域操作。12.如权利要求1所述的系统，进一步包括: 第二时钟和数据恢复电路，所述第二时钟和数据恢复电路包括在所述单个基板上形成的一个或者多个模拟元件； 第三时钟和数据...

【专利技术属性】
技术研发人员：J·Y·苗，
申请(专利权)人：菲尼萨公司，
类型：发明
国别省市：美国;US