基于DBF的多普勒天气雷达的小型化高速处理板制造技术

本实用新型专利技术涉及一种基于DBF的多普勒天气雷达的小型化高速处理板，包括在该板上集成的FPGA控制器和第一、二DSP处理器，所述FPGA控制器通过高速光纤与中频数字接收机的输出端相连，FPGA控制器通过Link口分别与第一、二DSP处理器双向通讯，FPGA控制器通过以太网模块与终端双向通讯，所述第一、二DSP处理器均采用BWDSP100处理器。本实用新型专利技术解决了多路阵元A/D采样之后数据率高IQ信号处理的难题，采用高速光纤接收中频数字接收机的输出，通过百兆网W5300实现以太网通信接口，该高速处理板采用DSP+FPGA的架构，具有成本低、传输和处理速度快、设备量少、体积小、功能强等多方面优点。

【技术实现步骤摘要】
基于DBF的多普勒天气雷达的小型化高速处理板
本技术涉及数字阵列雷达信号处理
，尤其是一种基于DBF的多普勒天气雷达的小型化高速处理板。
技术介绍
数字波束形成(DBF)技术是在原来模拟波束形成原理的基础上，引入数字信号处理方法之后建立的一门雷达新技术。这种技术充分利用了阵列天线所检测到的空间信息，可以方便的获取超分辨和低副瓣的性能、实现波束扫描。DBF的出现于发展既是现代电子战队雷达需求牵引的结果，也是雷达技术和其它相关领域技术进步的产物。在波束形成的实际应用中，多波束系统由于数据率高，作用距离远，且波束窄，抗干扰能力强的优点，在雷达通信系统中有着广泛的应用。通过DBF实现的多波束形成系统有着可同时产生多个独立可控波束而不损失信噪比，由于DBF在基带上保存了全部天线阵单元信号的信息，因而可以通过数字信号处理的方法对阵列信号进行处理，因此将波束形成理论用工程来实现对推进国防建设有着极其重要的现实意义。 由于DBF体制的雷达同时接收多路阵元的IQ信号送往DBF信号处理器，因此高速数据总线及其互联网络是决定DBF处理器系统性能的关键因素，由于要进行DBF运算，因此硬件处理的速度也影响雷达的工程实现，现有的天气雷达小型化处理板存在传输和处理的速度低的缺陷。
技术实现思路
本技术的目的在于提供一种成本低、传输和处理速度快的基于DBF的多普勒天气雷达的小型化高速处理板。 为实现上述目的，本技术采用了以下技术方案:一种基于DBF的多普勒天气雷达的小型化高速处理板，包括在该板上集成的FPGA控制器和第一、二 DSP处理器，所述FPGA控制器通过高速光纤与中频数字接收机的输出端相连，FPGA控制器通过Link 口分别与第一、二 DSP处理器双向通讯，FPGA控制器通过以太网模块与终端双向通讯，所述第一、二 DSP处理器均采用BWDSP100处理器。 所述FPGA控制器的输入输出端分别与第一 SRAM外部存储芯片、第二 SRAM外部存储芯片、Flash存储器、EEPROM存储器、GP1 口相连。 所述第一 DSP处理器与第二 DSP处理器之间通过Link 口双向通讯，第一 DSP处理器的输入输出端与第一 DDR2 SDRAM外部存储芯片相连，第二 DSP处理器的输入输出端与第二 DDR2 SDRAM外部存储芯片相连。 所述FPGA控制器采用EP2SGX90芯片。 所述FPGA控制器通过第一、二高速光纤与中频数字接收机的输出端相连，通过第三高速光纤与校正模块相连，通过第四高速光纤与备份存储器相连。 由上述技术方案可知，本技术采用DSP+FPGA组合架构的平台，其中，DSP处理器选用BWDSP100处理器，BWDSP100处理器是一款32位浮点DSP，同时兼容16位和32位定点数据格式，采用VLIW架构，具有强大的并行处理能力，能较好地满足高速实时信号处理的应用要求；同时采用高速光纤作为传输介质，稳定可靠。在与外部通信的接口通过4个光纤接口、网络接口和串口实现与其他系统通信；在内部通信接口方面，由I片FPGA通过链路口与2片DSP实现双向数据传输。2片BWDSP100处理器采用链路口互连，每个链路口单向数据传输速度可以达到300MB/S ;此外为了满足大数据容量的存储，实现多处理器的耦合，BWDSP100处理器均外带了容量为IGb的DDR2颗粒，通过飞越传输，不同的处理器之间就能间接地共享DDR2外存。总之，本技术解决了多路阵元A/D采样之后数据率高IQ信号处理的难题，采用高速光纤接收中频数字接收机的输出，通过百兆网W5300实现以太网通信接口，满足传输雷达为无人机载多普勒天气雷达奠定技术基础。该高速处理板采用DSP+FPGA的架构，具有成本低、传输和处理速度快、设备量少、体积小、功能强、便于安装等多方面优点。 【附图说明】 图1为本技术的系统框图。 【具体实施方式】 一种基于DBF的多普勒天气雷达的小型化高速处理板，包括在该板上集成的FPGA控制器I和第一、二 DSP处理器2、3，所述FPGA控制器I通过高速光纤与中频数字接收机的输出端相连，FPGA控制器I通过Link 口分别与第一、二 DSP处理器2、3双向通讯，FPGA控制器I通过以太网模块与终端双向通讯，所述第一、二 DSP处理器2、3均采用BWDSP100处理器，如图1所示。BWDSP100处理器是一款32bit静态超标量处理器，采用16发射、SIMD架构，处理器指令总线宽度为512bit ;内部数据总线采用非对称全双工总线，内部数据读总线位宽为512bit、内部数据写总线位宽为256bit ;内部共有11级流水，工作主频高达500MHz，指令周期2ns。内部包含4个基本执行宏，每个执行宏由8个算术逻辑单元(ALU)、4个乘法器(MUL)、2个移位器(SHF)、1个超算器(SPU)以及I个通用寄存器组组成；运算部件支持的数据格式包括16位/32位定点，32位浮点，16位/32位定点复数，32位浮点复数。 如图1所示，所述FPGA控制器I的输入输出端分别与第一 SRAM外部存储芯片、第二 SRAM外部存储芯片、Flash存储器、EEPROM存储器、GP1 口相连。所述第一 DSP处理器2与第二 DSP处理器3之间通过Link 口双向通讯,第一 DSP处理器2的输入输出端与第一DDR2 SDRAM外部存储芯片相连，第二 DSP处理器3的输入输出端与第二 DDR2 SDRAM外部存储芯片相连。所述FPGA控制器I采用EP2SGX90芯片。所述FPGA控制器I通过第一、二高速光纤与中频数字接收机的输出端相连，通过第三高速光纤与校正模块相连，通过第四高速光纤与备份存储器相连。其中FPGA控制器I的主要功能包括DBF运算、为第一、二 DSP处理器2、3提供输入输出接口控制，中断时序，数据流存储与传输等；2片BWDSP100处理器完成脉压处理、运动补偿、杂波抑制、气象要素估计和发射、接收校正； DBF处理采用的是多路接收通道，各个通道之间的相位一致性和通道本身的平稳性是实现的关键。 在工作模式下，FPGA控制器I接收第一、二高速光纤的IQ数据，完成DBF运算后，将数据通过Link 口发送给第一 DSP处理器2，由第一 DSP处理器2完成脉冲压缩，第一 DSP处理器2将数据通过总线按Fr存储在第一 DDR2 SDRAM外部存储芯片中，第二 DSP处理器3分段读取第一 DDR2 SDRAM外部存储芯片中存储的数据进行运动补偿、杂波抑制、气象要素的估计，在一个CPI计算完成后，通过Link 口将数据发送给FPGA控制器1，FPGA控制器I通过以太网模块将结果数据发送给终端； 在接收校正模式下，FPGA控制器I接收第一、二高速光纤的IQ数据，将数据通过Link 口发送给第一 DSP处理器2，由第一 DSP处理器2完成32路接收校正系数的运算，第一 DSP处理器2将接收校正系数发送给FPGA控制器1，由FPGA控制器I将接收校正系数保存在EEPROM存储器中，作为下一次开机的初始化值，FPGA控制器I同时将校正系数通过以太网模块发送给终端；接收通道的幅相误差将在信号处理中加以修本文档来自技高网...

【技术保护点】
基于DBF的多普勒天气雷达的小型化高速处理板，其特征在于：包括在该板上集成的FPGA控制器（1）和第一、二DSP处理器（2、3），所述FPGA控制器（1）通过高速光纤与中频数字接收机的输出端相连， FPGA控制器（1）通过Link口分别与第一、二DSP处理器（2、3）双向通讯，FPGA控制器（1）通过以太网模块与终端双向通讯，所述第一、二DSP处理器（2、3）均采用BWDSP100处理器。

【技术特征摘要】
1.基于DBF的多普勒天气雷达的小型化高速处理板，其特征在于:包括在该板上集成的FPGA控制器(I)和第一、二 DSP处理器(2、3)，所述FPGA控制器(I)通过高速光纤与中频数字接收机的输出端相连，FPGA控制器(I)通过Link 口分别与第一、二 DSP处理器(2、3)双向通讯，FPGA控制器(I)通过以太网模块与终端双向通讯，所述第一、二 DSP处理器(2、3)均采用BWDSP10处理器。2.根据权利要求1所述的基于DBF的多普勒天气雷达的小型化高速处理板，其特征在于:所述FPGA控制器(I)的输入输出端分别与第一 SRAM外部存储芯片、第二 SRAM外部存储芯片、Flash存储器、EEPROM存储器、GP1 口相连。3.根据权利要求1所述的...

【专利技术属性】
技术研发人员：崔扬，唐瑾，
申请(专利权)人：安徽四创电子股份有限公司，
类型：新型
国别省市：安徽;34