具备双稳态电路和非易失性元件的存储电路制造技术

存储电路具备：双稳态电路(30)，其存储数据；非易失性元件(MTJ1、MTJ2)，其非易失性地存入在所述双稳态电路中存储的数据，将非易失性地存入的数据恢复至所述双稳态电路；和控制部，在不从所述双稳态电路进行数据的读出或写入的期间长于给定期间的情况下，非易失性地存入在所述双稳态电路中存储的数据，并切断所述双稳态电路的电源，在不进行所述数据的读出或写入的期间短于所述给定期间的情况下，不进行存储在所述双稳态电路中的数据的非易失性的存入，使所述双稳态电路的电源电压低于从所述双稳态电路进行数据的读出或写入的期间的电压。

【技术实现步骤摘要】
【国外来华专利技术】具备双稳态电路和非易失性元件的存储电路
本专利技术涉及存储电路，例如涉及具备双稳态电路和非易失性元件的存储电路。
技术介绍
已知一种存储装置(例如专利文献1)，将存储在SRAM(StaticRandomAccessMemory，静态随机存取存储器)的双稳态电路的数据非易失性地存入(store)到铁磁性隧道结元件(MTJ)，切断双稳态电路的电源，之后，在双稳态电路的电源接通时将数据从MTJ恢复(restore)至双稳态电路。通过将该存储装置用在微处理器、系统级芯片、微控制器、FPGA(FieldProgrammableGateArray，现场可编程门阵列)或CMOS(ComplementaryMetalOxideSemiconductor，互补金属氧化物半导体)逻辑等中，能削减消耗电力。在先技术文献专利文献专利文献1：国际公开2009/028298号专利技术的概要专利技术要解决的课题在专利文献1的存储电路中，由于能将双稳态电路的数据非易失性地存入MTJ，因此能切断双稳态电路的电源。由此，能大幅抑制待机时的消耗电力。但是，在电源接通的期间，与通常的SRAM相比，消耗电力变大。
技术实现思路
本专利技术鉴于上述课题而提出，目的在于削减消耗电力。用于解决课题的手段本专利技术的存储电路的特征在于，具备：双稳态电路，其存储数据；非易失性元件，其非易失性地存入被所述双稳态电路所存储的数据，将非易失性地存入的数据恢复至所述双稳态电路；和控制部，其在不从所述双稳态电路进行数据的读出或写入的期间长于给定期间的情况下，非易失性地存入被所述双稳态电路所存储的数据，并切断所述双稳态电路的电源，在不进行所述数据的读出或写入的期间短于所述给定期间的情况下，不进行存储在所述双稳态电路的数据的非易失性的存入，使所述双稳态电路的电源电压低于从所述双稳态电路进行数据的读出或写入的期间的电压。根据本专利技术，能削减消耗电力。在上述构成的基础上，能构成为：所述控制部判定不从所述双稳态电路进行数据的读出或写入的期间长于还是短于给定期间，在判定为不从所述双稳态电路进行数据的读出或写入的期间长于给定期间的情况下，非易失性地存入被所述双稳态电路所存储的数据，并切断所述双稳态电路的电源，在判定为不进行所述数据的读出或写入的期间短于所述给定期间的情况下，不进行存储在所述双稳态电路的数据的非易失性的存入，使所述双稳态电路的电源电压低于从所述双稳态电路进行数据的读出或写入的期间的电压。在上述构成的基础上，所述给定期间为如下期间以上的长度，该期间为：在所述给定期间的时间段使所述双稳态电路的电源电压较低的情况下的消耗电力与将数据存入所述非易失性元件以及使其恢复时的消耗电力相同的期间。在上述构成的基础上，能构成为：将从用于将数据存入所述非易失性元件的能量中减去在将数据存入所述非易失性元件的期间使所述双稳态电路的电源电压较低的情况下的能量而得到的能量设为EstoreSC，将从用于从所述非易失性元件恢复数据的能量中减去在从所述非易失性元件恢复数据的期间使所述双稳态电路的电源电压较低的情况下的能量而得到的能量设为ErestoreSC，将使所述双稳态电路的电源电压较低的情况下的消耗电流设为ILSNV，将切断所述双稳态电路的电源的情况下的消耗电流设为ILSD，将使所述双稳态电路的电源电压较低的情况下的电源电压设为Vsleep的情况下，则所述给定期间为(EstoreSC+ErestoreSC)/((ILSNV-ILSD)×Vsleep)以上。在上述构成的基础上，能构成为：所述非易失性元件的一端与所述双稳态电路内的节点连接，另一端与控制线连接。在上述构成的基础上，能构成为：所述非易失性元件通过在所述一端与所述另一端间流过的电流来非易失性地存入被所述双稳态电路所存储的数据。在上述构成的基础上，能构成为：所述双稳态电路包含互补的第1节点以及第2节点，所述非易失性元件包含：一端与所述第1节点连接、另一端与所述控制线连接的第1非易失性元件；和一端与所述第2节点连接、另一端连接在与所述控制线之间的第2非易失性元件。在上述构成的基础上，存储电路具备：MOSFET，其源极以及漏极在所述节点与所述控制线之间与所述非易失性元件串联连接；和控制部，其使所述双稳态电路存储数据的期间的所述控制线的电压，高于将存储在所述双稳态电路的数据非易失性地存入所述非易失性元件的期间对所述控制线施加的最低的电压。在上述构成的基础上，能构成为：所述控制部使所述双稳态电路存储数据的期间的所述控制线的电压高于切断所述双稳态电路的电源的期间的所述控制线的电压。在上述构成的基础上，能构成为：所述非易失性元件是铁磁性隧道结元件。本专利技术的存储电路的特征在于，具备：双稳态电路，其存储数据；非易失性元件，其一端与所述双稳态电路内的节点连接，另一端与控制线连接，通过在所述一端与所述另一端之间流过的电流来变更电阻值，由此非易失性地存入被所述双稳态电路所存储的数据，将非易失性地存入的数据恢复至所述双稳态电路品；FET，其源极以及漏极在所述节点与所述控制线之间与所述非易失性元件串联连接；和控制部，使在将非易失性地存入所述非易失性元件中的数据恢复至所述双稳态电路的期间对所述FET的栅极施加的电压，低于在对所述双稳态电路易失性地写入以及读出数据的期间对所述双稳态电路施加的电源电压。根据本专利技术，能削减消耗电力。在上述构成中，能构成为：所述控制部使在将存储在所述双稳态电路的数据非易失性地存入所述非易失性元件的期间对所述栅极施加的电压低于所述电源电压。在上述构成的基础上，能构成为：所述控制部使在将存储在所述双稳态电路的数据非易失性地存入所述非易失性元件的期间对所述控制线施加的最高的电压低于所述电源电压。专利技术的效果根据本专利技术，能削减消耗电力。附图说明图1(a)以及图1(c)是表示铁磁性隧道结元件的一例的图。图1(b)是表示铁磁性隧道结元件40的电流-电压特性的图。图2是存储单元的电路图。图3是表示存储单元的控制的时序图。图4(a)以及图4(b)是表示存储单元的另外的示例的电路图。图5(a)以及图5(b)是表示实施例1所涉及的存储电路以及存储单元的框图。图6是表示电源以及控制线的电压的时序图。图7是表示相对于电源的存储单元的漏电流的模拟结果的图。图8是在实施例1所涉及的存储电路中比较关停和休眠状态的消耗电流的示意图。图9是比较实施例1所涉及的存储电路和6T-SRAM的消耗电流的示意图。图10是表示控制部的控制的流程图。图11是模拟存入期间中的控制线CTRL以及开关线SR的电压以及流过铁磁性隧道结元件MTJ1以及MTJ2的电流I1以及I2的时序图。图12(a)以及图12(b)分别是模拟存入期间的双稳态电路的特性图。图13是模拟恢复期间中的电源Vsupply以及开关线SR的电压以及流过铁磁性隧道结元件MTJ1以及MTJ2的电流I1以及I2的时序图。图14(a)到图14(c)分别是模拟恢复期间的节点Q以及QB处的电位的变化的图。具体实施方式首先，作为非易失性元件说明铁磁性隧道结元件。图1(a)是表示铁磁性隧道结元件的一例的图。铁磁性隧道结元件40具有：铁磁性电极自由层42、铁磁性电极钉扎层46、和设于铁磁性电极自由层42与铁磁性电极钉扎(pin)层46间的隧道绝缘膜44。铁本文档来自技高网...

【技术保护点】
一种存储电路，其特征在于，具备：双稳态电路，其存储数据；非易失性元件，其非易失性地存入被所述双稳态电路所存储的数据，将非易失性地存入的数据恢复至所述双稳态电路；和控制部，在不从所述双稳态电路进行数据的读出或写入的期间比给定期间长的情况下，将存储在所述双稳态电路中的数据非易失性地存入，并且切断所述双稳态电路的电源，在不进行所述数据的读出或写入的期间比所述给定期间短的情况下，不进行存储在所述双稳态电路中的数据的非易失性的存入，而使所述双稳态电路的电源电压低于从所述双稳态电路进行数据的读出或写入的期间的电压。

【技术特征摘要】
【国外来华专利技术】2012.05.18 JP 2012-1149891.一种存储电路，其特征在于，具备：双稳态电路，其存储数据；非易失性元件，其非易失性地存入被所述双稳态电路所存储的数据，将非易失性地存入的数据恢复至所述双稳态电路；和控制部，在不从所述双稳态电路进行数据的读出或写入的期间比给定期间长的情况下，将存储在所述双稳态电路中的数据非易失性地存入所述非易失性元件，并且切断所述双稳态电路的电源，在不进行所述数据的读出或写入的期间比所述给定期间短的情况下，不进行存储在所述双稳态电路中的数据向所述非易失性元件的非易失性的存入，而使所述双稳态电路的电源电压低于从所述双稳态电路进行数据的读出或写入的期间的电压。2.根据权利要求1所述的存储电路，其特征在于，所述控制部判定不从所述双稳态电路进行数据的读出或写入的期间比给定期间长还是短，在判定为不从所述双稳态电路进行数据的读出或写入的期间比给定期间长的情况下，将存储在所述双稳态电路中的数据非易失性地存入所述非易失性元件，并且切断所述双稳态电路的电源，在判定为不进行所述数据的读出或写入的期间比所述给定期间短的情况下，不进行存储在所述双稳态电路中的数据向所述非易失性元件的非易失性的存入，使所述双稳态电路的电源电压低于从所述双稳态电路进行数据的读出或写入的期间的电压。3.根据权利要求1或2所述的存储电路，其特征在于，所述给定期间为如下期间以上的长度，该期间为：在所述给定期间的时间段使所述双稳态电路的电源电压较低的情况下的能量与将数据存入所述非易失性元件以及使其恢复时的能量相同的期间。4.根据权利要求1或2所述的存储电路，其特征在于，将从用于将数据存入所述非易失性元件的能量中减去在将数据存入所述非易失性元件的期间使所述双稳态电路的电源电压较低的情况下的能量而得到的能量设为EstoreSC、将从用于从所述非易失性元件恢复数据的能量中减去在从所述非易失性元件恢复数据的期间使所述双稳态电路的电源电压较低的情况下的能量而得到的能量设为ErestoreSC、将使所述双稳态电路的电源电压较低的情况下的消耗电流设为ILSNV、将切断所述双稳态电路的电源的情况下的消耗电流设为ILSD、将使所述双稳态电路的电源电压较低的情况下的电源电压设为Vsleep时，所述给定期间为：(EstoreSC+ErestoreSC)/((ILSNV-IL...

【专利技术属性】
技术研发人员：周藤悠介，山本修一郎，菅原聪，
申请(专利权)人：独立行政法人科学技术振兴机构，
类型：发明
国别省市：日本;JP