具备双稳态电路和非易失性元件的存储电路制造技术
【技术实现步骤摘要】
【国外来华专利技术】具备双稳态电路和非易失性元件的存储电路
本专利技术涉及存储电路，例如涉及具备双稳态电路和非易失性元件的存储电路。
技术介绍
已知一种存储装置(例如专利文献1)，将存储在SRAM(StaticRandomAccessMemory，静态随机存取存储器)的双稳态电路的数据非易失性地存入(store)到铁磁性隧道结元件(MTJ)，切断双稳态电路的电源，之后，在双稳态电路的电源接通时将数据从MTJ恢复(restore)至双稳态电路。通过将该存储装置用在微处理器、系统级芯片、微控制器、FPGA(FieldProgrammableGateArray，现场可编程门阵列)或CMOS(ComplementaryMetalOxideSemiconductor，互补金属氧化物半导体)逻辑等中，能削减消耗电力。在先技术文献专利文献专利文献1：国际公开2009/028298号专利技术的概要专利技术要解决的课题在专利文献1的存储电路中，由于能将双稳态电路的数据非易失性地存入MTJ，因此能切断双稳态电路的电源。由此，能大幅抑制待机时的消耗电力。但是，在电源接通的期间，与通常的SRAM相比，消耗电...
【技术保护点】
一种存储电路，其特征在于，具备：双稳态电路，其存储数据；非易失性元件，其非易失性地存入被所述双稳态电路所存储的数据，将非易失性地存入的数据恢复至所述双稳态电路；和控制部，在不从所述双稳态电路进行数据的读出或写入的期间比给定期间长的情况下，将存储在所述双稳态电路中的数据非易失性地存入，并且切断所述双稳态电路的电源，在不进行所述数据的读出或写入的期间比所述给定期间短的情况下，不进行存储在所述双稳态电路中的数据的非易失性的存入，而使所述双稳态电路的电源电压低于从所述双稳态电路进行数据的读出或写入的期间的电压。
【技术特征摘要】
【国外来华专利技术】2012.05.18 JP 2012-1149891.一种存储电路，其特征在于，具备：双稳态电路，其存储数据；非易失性元件，其非易失性地存入被所述双稳态电路所存储的数据，将非易失性地存入的数据恢复至所述双稳态电路；和控制部，在不从所述双稳态电路进行数据的读出或写入的期间比给定期间长的情况下，将存储在所述双稳态电路中的数据非易失性地存入所述非易失性元件，并且切断所述双稳态电路的电源，在不进行所述数据的读出或写入的期间比所述给定期间短的情况下，不进行存储在所述双稳态电路中的数据向所述非易失性元件的非易失性的存入，而使所述双稳态电路的电源电压低于从所述双稳态电路进行数据的读出或写入的期间的电压。2.根据权利要求1所述的存储电路，其特征在于，所述控制部判定不从所述双稳态电路进行数据的读出或写入的期间比给定期间长还是短，在判定为不从所述双稳态电路进行数据的读出或写入的期间比给定期间长的情况下，将存储在所述双稳态电路中的数据非易失性地存入所述非易失性元件，并且切断所述双稳态电路的电源，在判定为不进行所述数据的读出或写入的期间比所述给定期间短的情况下，不进行存储在所述双稳态电路中的数据向所述非易失性元件的非易失性的存入，使所述双稳态电路的电源电压低于从所述双稳态电路进行数据的读出或写入的期间的电压。3.根据权利要求1或2所述的存储电路，其特征在于，所述给定期间为如下期间以上的长度，该期间为：在所述给定期间的时间段使所述双稳态电路的电源电压较低的情况下的能量与将数据存入所述非易失性元件以及使其恢复时的能量相同的期间。4.根据权利要求1或2所述的存储电路，其特征在于，将从用于将数据存入所述非易失性元件的能量中减去在将数据存入所述非易失性元件的期间使所述双稳态电路的电源电压较低的情况下的能量而得到的能量设为EstoreSC、将从用于从所述非易失性元件恢复数据的能量中减去在从所述非易失性元件恢复数据的期间使所述双稳态电路的电源电压较低的情况下的能量而得到的能量设为ErestoreSC、将使所述双稳态电路的电源电压较低的情况下的消耗电流设为ILSNV、将切断所述双稳态电路的电源的情况下的消耗电流设为ILSD、将使所述双稳态电路的电源电压较低的情况下的电源电压设为Vsleep时，所述给定期间为：(EstoreSC+ErestoreSC)/((ILSNV-IL...
【专利技术属性】
技术研发人员：周藤悠介，山本修一郎，菅原聪，
申请(专利权)人：独立行政法人科学技术振兴机构，
类型：发明
国别省市：日本;JP
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