降低半导体器件功耗的系统及方法技术方案

本发明专利技术涉及降低半导体器件功耗的系统及方法。一种制作第一时序路径(406,408)的方法包括开发具有第一逻辑电路(406)和第一功能单元(408)的第一时序路径的第一设计，其中第一功能单元包括与第一阱边界间隔开的第一晶体管。所述第一时序路径被分析以确定第一时序路径是否具有正时序余量。如果分析的操作速度显示正时序余量，设计被改变(214)为修改后的设计以通过将第一晶体管移至更靠近第一阱边界来降低第一时序路径的泄漏功耗。而且，通过使用所述修改后的设计来建立第一时序路径以通过降低第一晶体管的功耗来降低第一时序路径的泄漏功耗。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及。一种制作第一时序路径(406,408)的方法包括开发具有第一逻辑电路(406)和第一功能单元(408)的第一时序路径的第一设计，其中第一功能单元包括与第一阱边界间隔开的第一晶体管。所述第一时序路径被分析以确定第一时序路径是否具有正时序余量。如果分析的操作速度显示正时序余量，设计被改变(214)为修改后的设计以通过将第一晶体管移至更靠近第一阱边界来降低第一时序路径的泄漏功耗。而且，通过使用所述修改后的设计来建立第一时序路径以通过降低第一晶体管的功耗来降低第一时序路径的泄漏功耗。【专利说明】
本公开通常涉及半导体器件，并且更具体地说，涉及降低半导体器件的功耗。
技术介绍
半导体集成电路芯片(IC)通常包括支撑了通过各种数据信号路径互连的各种类型的电路，例如随机存取存储器(RAM)、算术逻辑单元(ALU)、复用器(MUX)以及可寻址寄存器的半导体衬底。这些电路通常由各种低电平逻辑电路或“单元”，例如与非(NAND)门、或非(NOR)门、反相器(inverter)门以及各种类型的锁存器和触发器形成。所述单元通常是被互连的，使得各自的输出通过相应的信号路径连接到其它单元的输入。当前可用的大规模IC能够包括数百万的这些单元，其中每个单元包含PMOS和NMOS晶体管。 为了在设计过程中节省时间，低电平逻辑电路的电路表征能够被包括在标准单元库中，其中电路设计者使用交互式设计工作站可以访问该标准单元库。使用作为模块的标准单元设计更复杂的电路。 NMOS晶体管通过在衬底中使用掺杂有P-型材料的阱来构建，而PMOS晶体管通过在衬底中使用掺杂有N-型材料的讲来构建。讲邻近效应(well proximity effect)指的是:位于靠近各自阱边缘的NMOS或者PMOS晶体管表现出与位于远离阱边缘的器件不同的阈值电压以及驱动电流。由一个或多个不同类型的逻辑电路构成的集成电路需要有限的时间量以让信号从电路的输入传播到输出。由具有低阈值电压的NMOS和PMOS晶体管构成的电路表现出快速的响应，但是具有相应高的泄漏。为了降低由泄露电流导致的功耗，阈值电压可以升高，并伴随有器件操作速度的下降。 电路通常具有固定量的时间来进行操作，以满足时序要求。在低时钟速率下，在排布电路以确保满足时序要求方面通常是没有困难的。不过，随着时钟频率变得更高，满足时序要求变得更具挑战性。此外，由于集成电路中器件数量的增加，期望尽可能地节省功率。因此，为了满足时序要求的较高速度和伴随的较高泄露电流与节约电能的努力发生冲突。 【专利附图】【附图说明】 本公开通过举例的方式说明并且没有被附图所限制，在附图中，类似的参考符号表示相似的元素。附图中的元素说明是为了简便以及清晰，并且不一定按比例绘制。 图1说明了集成电路器件的一部分的实施例，其中该集成电路器件包括阱边缘比阱中心区域掺杂水平更高的衬底。 图2根据本公开的实施例，说明了设计集成电路的方法的实施例的流程图。 图3说明了在集成电路中的时序路径数量与用于该时序路径的可用余量时间(slack time)数量的图表的示例。 图4根据本公开的实施例，说明了使用带有在第一位置处的晶体管的第一单元的第一电路路径和使用在第二位置处的晶体管的第一单元的第二电路路径。 图5说明了图4的第一单元的布局的实施例。 图6说明了图4的第二单元的布局的实施例。 图7说明了可以通过使用图5的第一单元的布局或图6的第二单元的布局来实现的反相器的实施例的示意图。 具体实施例 公开了集成电路的器件及方法的实施例，所述集成电路满足了时序要求，同时利用了阱邻近效应来改变单元库中的晶体管元件的位置。靠近阱边缘的晶体管将具有较慢的响应和较低的泄露电流，同时远离边缘的晶体管将具有较快的响应和较高的泄漏电流。至少一些晶体管的位置可以移动到更靠近阱边缘的地方，直到分配给特定时序路径的大部分可用余量时间被消耗掉。将晶体管的位置调整到更靠近阱边缘在减少晶体管的泄漏的同时增加了阈值电压，从而使得电路满足时序要求，同时还降低了功耗。此外，具有与带有在不同位置的一个或多个部件的另一个单元执行相同功能的标准单元库可以被开发并且被设计者使用以改善在电路设计的任何阶段的功耗，而不需要在单元占用面积(footprint)或布局的金属层布线方面进行改变。在设计的后布线阶段(post route phase),可以在不修改集成电路现有布线的情况下进行单元交换。 图1说明了集成电路器件100的一部分的实施例，其中该集成电路器件包括阱104边缘比阱104中心区域116具有更高掺杂水平的衬底102。除了阱104，器件100还包括将阱104与另一个阱107分隔开的隔离沟槽106。当阱注入110被执行以建立阱104的时候，光致抗蚀剂108被放置在阱107上。阱104的掺杂水平从阱104的中心区域116中的相对恒定的水平朝着阱104的边缘增加到较高的水平，正如图表114所示的。掺杂水平的增加开始于一个被标记为“最小阱邻近效应”(WPE)的位置，非线性地增加(例如，平方反比(I/X2))到一个中间WPE水平,并且进一步增加直到与讲104边缘相距最小设计规则(minimumdesign rule)距离。设计规则规定了与阱104、107的边缘的“最小设计规则”距离以阻止不同阱104、107上的电路彼此干扰并且遵守由用来制作器件100的设备所强加的约束。 阱104的掺杂水平的变化是由于光致抗蚀剂108的边缘与衬底102的顶表面成角度。除了垂直注入I1以外，光致抗蚀剂108的成角度的侧壁118导致反射的注入离子112在阱104的边缘处渗入衬底102中，而中心区域116仅经受垂直注入110。 本专利技术所描述的半导体衬底可以是任何半导体材料或材料的组合，例如砷化镓、硅锗、绝缘体上硅(SOI)、硅、单晶硅等等，以及上面的组合。如果阱104是P-阱，可以通过使用一种合适的材料(例如硼)执行注入110、112。如果阱104是η-阱，注入110、112可以通过其它合适的材料(例如磷)被执行。 器件100显示的是处在制作的中间阶段。按照惯例执行的进一步阶段除了其它特征以外还可以包括使用材料(例如介电质、多晶硅和/或金属)层形成栅极堆叠、注入源极/漏极区域，在栅极堆叠周围形成间隔物，硅化源极/漏极区域和栅极堆叠；以及形成到源极/漏极区域和栅极堆叠的导电触点。 图2根据本公开，说明了一种用于设计集成电路的方法200的实施例的流程图。过程204包括识别具有可用的空间以在不改变单元占用面积的情况下调整器件部件(诸如，晶体管中的阱)位置的单元。识别待修改的单元的其它标准可以包括广泛使用的单元，以及通常在关键时序路径以外使用的单元。这些单元经常可以被取代以改变一个电路时序，而不会影响其它电路的时序。即使当部件(例如阱)被重新放置时，单元的占用面积也保持不变，再次避免了改变布线的需要和再次分析新的设计以确定满足时序和性能要求。 过程206包括基于带有修改后的引脚长度的标准单元创建带有器件部件位置的变体的附加单元。例如，标准单元可以包括引脚长度以及位于图1的曲线图114中所示的位于最小WPE距离处的阱的边缘。标准单元的第一变体可本文档来自技高网...

【技术保护点】
一种制作第一时序路径的方法，包括：开发具有第一逻辑电路和第一功能单元的所述第一时序路径的第一设计，其中所述第一功能单元包括与第一阱边界间隔开的第一晶体管；分析所述第一时序路径以确定所述第一时序路径是否具有正时序余量；以及如果分析的操作速度显示正时序余量：将所述设计改变成修改的设计以通过将所述第一晶体管移至更靠近所述第一阱边界来降低所述第一时序路径的泄漏功耗；以及使用所述修改的设计来建立所述第一时序路径以通过降低所述第一晶体管的功耗来降低所述第一时序路径的泄漏功耗。

【技术特征摘要】
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【专利技术属性】
技术研发人员：A·M·雅拉尔，M·D·霍尔，D·R·提波尔，S·维拉拉格哈凡，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US