休眠模式电路和使电路进入休眠模式的方法技术

本申请涉及电路和方法，公开了一种休眠模式电路和使电路进入休眠模式的方法，主要用于降低无线应用产品中数字电路在休眠模式下的功耗。本发明专利技术中，第一电路被配置成与包括模拟电路和数字电路的第二电路通信连接。该第一电路包括：锁定单元和休眠单元。该锁定单元被配置成接收锁定使能信号，并响应该锁定使能信号来锁定该数字电路的配置信号。该休眠单元被配置成接收指示切换进入休眠模式的休眠触发信号，并响应该休眠触发信号，产生关断信号来切断数字电路，而模拟电路继续正常工作。

【技术实现步骤摘要】

本申请涉及电路和方法，特别涉及但不限于休眠模式电路和使电路进入休眠模式的方法。
技术介绍
在无线应用产品中，为了降低数字电路在空闲模式（亦称休眠模式）下的功耗，通常使用低频选通时钟并等待用户唤醒事件。但是，随着数字电路尺寸的增加，休眠模式下的功耗不再可以忽略不计。
技术实现思路
本专利技术的目的在于提供一种休眠模式电路和使电路进入休眠模式的方法，在数字电路尺寸增加的情况下，亦能降低数字电路在休眠模式下的功耗。为解决上述技术问题，本专利技术的实施方式提供了一种休眠模式电路，其第一电路被配置成与包括模拟电路和数字电路的第二电路通信连接。该第一电路包括：锁定单元，锁定单元被配置成接收锁定使能信号，并响应该锁定使能信号来接收和锁定数字电路的配置信号；休眠单元，休眠单元被配置成接收指示切换进入休眠模式的休眠触发信号，并响应该休眠触发信号，产生关断信号来切断数字电路，而模拟电路继续正常工作。本专利技术的实施方式还提供了第一电路中的一种使电路进入休眠模式的方法，其第一电路被配置成与包括模拟电路和数字电路的第二电路通信连接，该方法包括：接收锁定使能信号；响应该锁定使能信号，锁定数字电路的配置信号；接收指示切换进入休眠模式的休眠触发信号；响应该休眠触发信号，产生关断信号来切断数字电路。本专利技术实施方式与现有技术相比，主要区别及其效果在于：在数字电路进入休眠模式前，由锁定单元响应锁定使能信号，将数字电路的配置信号锁定。配置信号锁定之后，休眠单元再产生关断信号来切断数字电路，使数字电路能够完全断电，从而可以进一步降低功耗，并且能够保证数字电路被唤醒后可以恢复到原有的配置状态。附图说明本专利技术的非限制性和非详尽的各实施例将参照下列附图进行说明，其中类似参考数字标记除详细说明外在各种视图中指示类似部件。图1示出了根据本专利技术一实施例的电路的结构图；图1A示出了根据本专利技术另一实施例的电路的结构图；图2示出了根据本专利技术一实施例的锁定单元的电路图；图2A示出了根据本专利技术另一实施例的锁定单元的电路图；图2B示出了根据本专利技术另一实施例的锁定单元的电路图；图3示出了根据本专利技术一实施例的休眠单元的电路图；图3A示出了根据本专利技术另一实施例的休眠单元的电路图；图4示出了根据本专利技术一实施例的唤醒单元的电路图；图4A示出了根据本专利技术另一实施例的唤醒单元的电路图；图5示出了根据本专利技术一实施例的包含锁定单元和唤醒单元的电路图；图6示出了根据本专利技术一实施例的包含休眠单元和唤醒单元的电路图；图7示出了根据本专利技术一实施例的包含锁定单元、休眠单元和唤醒单元的电路图；图8示出了根据本专利技术一实施例的方法的流程图；图8A示出了根据本专利技术另一实施例的方法的流程图；图8B示出了根据本专利技术另一实施例的方法的流程图。具体实施方式现将对本专利技术的各方面和实例进行说明。为了全面理解和说明这些实例，以下的描述提供了特定细节。但是，本领域的技术人员可以理解，即使没有许多这些细节，也可以实施本专利技术。此外，一些公知结构或功能可能没有被示出或详细描述，以避免不必要地模糊相关说明。图1示出了根据本专利技术一实施例的电路的结构图；如图1所示，第一电路10被配置成与第二电路12通信连接。第二电路12包括模拟电路16和数字电路14。第一电路10包含锁定单元100，该锁定单元100被配置成接收锁定使能信号160，并响应该锁定使能信号160来接收和锁定来自数字电路14的配置信号162。如图1所示，由锁定使能信号160锁定后的配置信号为锁定配置信号160A。第一电路10还包含休眠单元120，该休眠单元120被配置成接收指示切换进入休眠模式的休眠触发信号164；并响应该休眠触发信号164，产生关断信号166来切断数字电路14。可选地，如图1A所示，第一电路10A还包含唤醒单元140，该唤醒单元140被配置成接收唤醒信号168，并响应该唤醒信号168来复位锁定单元100和休眠单元120，以对数字电路14的锁定配置信号160A解除锁定并提供电源给该数字电路14。图2示出了根据本专利技术一实施例的锁定单元的电路图。如图2所示，锁定单元100还包含第一或门102和第一D型触发器(D-type Flip Flop，DFF)104。该D型触发器也被称为数据或延时触发器，其在时钟周期内某一确定时刻（如时钟上升沿）捕捉D端输入值并在Q端输出该值。在其它时刻，该Q输出不变。第一或门102的第一输入端被配置成接收锁定使能信号160。第一或门102的第二输入端与第一D型触发器104的Q端连接。第一或门102的输出端与第一D型触发器104的时钟端连接。该第一D型触发器的D端与被视为逻辑“1”的电源（Vdd）连接。第一D型触发器104的Q端包括锁存信号106。在正常有效运行中，锁定使能信号160被设置为0，上述配置信号不被锁定。当配置信号需要被锁定时，例如第一电路接收到休眠触发信号164时，锁定使能信号160则变为1。上述时钟端（Clock Port，CK）从0变为1，也即时钟上升沿时，上述D端口的值，即被视作逻辑“1”的Vdd，被捕捉并从Q端输出。因此，Q端的值，即锁存信号106，变为1。在另一实施例中，如图2A所示，锁定单元100A还包含第二或门108、第一延时单元110和D型锁存器112，。D型锁存器112具有数据输入端(D)和使能信号端(有时被称作时钟端或输入控制端，由图2A中C/E表示)。当使能端输入有效时，信号直接从锁存器的D输入端传输到Q输出端。第一延时单元110被配置成延迟锁存信号106。第二或门108的第一输入端与第一延时单元110的输出端连接。第二或门108的第二输入端与数字电路14的配置信号162连接。第二或门108的输出端与D型锁存器112的D端连接。锁存信号106被传输到D型锁存器112的时钟/使能（C/E）端。D型锁存器112的Q端被配置成将数字电路14的锁定配置信号160A输出到数字电路14。如图2A所示的电路中，由于D型锁存器112低电平有效，在正常有效运行中，锁存信号106被设置为0，则D型锁存器112的Q端值等于D型锁存器112的D端值，因此，配置信号162将透明地通过该D型锁存器。但是，当锁存信号106变为1时，D型锁存器112被锁住，其Q端值不变。在另一实施例中，如图2B所示，锁定单元100B还包含第一反相器118、第一通本文档来自技高网...

【技术保护点】
一种电路，其特征在于，包括第一电路，其被配置成与包括模拟电路和数字电路的第二电路通信连接，所述第一电路包括：锁定单元，其被配置成接收锁定使能信号，并响应该锁定使能信号来接收并锁定所述数字电路的配置信号；休眠单元，其被配置成接收指示切换进入休眠模式的休眠触发信号；并响应该休眠触发信号，产生关断信号来切断所述数字电路，而模拟电路继续正常工作。

【技术特征摘要】
1.一种电路，其特征在于，包括第一电路，其被配置成与包括模拟电
路和数字电路的第二电路通信连接，所述第一电路包括：
锁定单元，其被配置成接收锁定使能信号，并响应该锁定使能信号来接
收并锁定所述数字电路的配置信号；
休眠单元，其被配置成接收指示切换进入休眠模式的休眠触发信号；并
响应该休眠触发信号，产生关断信号来切断所述数字电路，而模拟电路继续
正常工作。
2.根据权利要求1所述的电路，其特征在于，所述第一电路还包括：
唤醒单元，其被配置成接收唤醒信号并响应该唤醒信号来复位锁定单元
和休眠单元，以对数字电路的锁定配置信号解除锁定并提供电源给该数字电
路。
3.根据权利要求1所述的电路，其特征在于，所述锁定单元还包括第一
或门和第一D型触发器，其中
所述第一或门的第一输入端被配置成接收所述锁定使能信号，该第一或
门的第二输入端与所述第一D型触发器的Q端连接；该第一或门的输出端与
所述第一D型触发器的时钟端连接，该第一D型触发器的D端与电源（Vdd）
连接，该第一D型触发器的Q端包括锁存信号。
4.根据权利要求3所述的电路，其特征在于，所述锁定单元还包含第二
或门、第一延时单元和D型锁存器，其中
所述第一延时单元被配置成延迟所述锁存信号，所述第二或门的第一输
入端与所述第一延时单元的输出端连接，该第二或门的第二输入端与所述数
字电路的配置信号连接，该第二或门的输出端与所述D型锁存器的D端连接，

\t所述锁存信号与所述D型锁存器的时钟/使能端连接，该D型锁存器的Q端
被配置成将所述数字电路的锁定配置信号输出到所述数字电路。
5.根据权利要求3所述的电路，其特征在于，所述锁定单元还包括第一
反相器、第一NMOS和第二NMOS，其中
所述第一反相器的输入端被配置成接收锁定使能信号，该第一反相器的
输出端与所述第一NMOS和所述第二NMOS的共栅极连接，该第一NMOS
的漏极与所述第一或门的第一输入端连接，所述第一NMOS的源极、所述
第二NMOS的源极和漏极都连接到地。
6.根据权利要求1所述的电路，其特征在于，所述休眠单元还包括第三
或门和第二D型触发器，其中
所述第三或门的第一输入端被配置成接收所述休眠触发信号，该第三或
门的第二输入端与所述第二D型触发器的Q端连接；该第三或门的输出端与
所述第二D型触发器的时钟端连接，所述第二D型触发器的D端与电源
（Vdd）连接，并且该第二D型触发器的Q端包括所述关断信号。
7.根据权利要求6所述的电路，其特征在于，所述休眠单元还包括第二
反相器、第三NMOS和第四NMOS，其中
所述第二反相器的输入端被配置成接收所述休眠触发信号，该第二反相
器的输出端与所述第三NMOS和所述第四NMOS的共栅极连接，该第三
NMOS的漏极与所述第三或门的第一输入端连接，所述第三NMOS的源
极、所述第四NMOS的源极和漏极都连接到地。
8.根据权利要求2所述的电路，其特征在于，所述唤醒单元还包括第一
与门、第三反相器、第四反相器、第三D型触发器，第四或门和第二延时单
元，所述第三反相器的输入端被配置成接收所述唤醒信号，该第三反相...

【专利技术属性】
技术研发人员：朱立振，孔荣辉，
申请(专利权)人：博通集成电路上海有限公司，
类型：发明
国别省市：上海;31