微型计算机及存储装置制造方法及图纸

本发明专利技术提供一种微型计算机及存储装置。该微型计算机，具备：保存指令代码的程序存储装置、和从该程序存储装置读出所述指令代码来执行的微型处理器，所述程序存储装置具备：多个存储单元，该多个存储单元存储所述指令代码；输出单元，其分别输入所述多个存储单元的输出数据，选择所输入的所述多个存储单元的输出数据中的任一个来进行输出；选择单元，其输入从所述微型处理器发送的地址数据，基于该地址数据选择所述多个存储单元中的任一个；激活单元，其激活所述多个存储单元之中被所述选择单元选择出的存储单元；和控制单元，其进行控制，使得所述输出单元输出所述多个存储单元之中被所述激活单元激活的存储单元的输出数据。

【技术实现步骤摘要】
【专利摘要】本专利技术提供一种微型计算机及存储装置。该微型计算机，具备：保存指令代码的程序存储装置、和从该程序存储装置读出所述指令代码来执行的微型处理器，所述程序存储装置具备：多个存储单元，该多个存储单元存储所述指令代码；输出单元，其分别输入所述多个存储单元的输出数据，选择所输入的所述多个存储单元的输出数据中的任一个来进行输出；选择单元，其输入从所述微型处理器发送的地址数据，基于该地址数据选择所述多个存储单元中的任一个；激活单元，其激活所述多个存储单元之中被所述选择单元选择出的存储单元；和控制单元，其进行控制，使得所述输出单元输出所述多个存储单元之中被所述激活单元激活的存储单元的输出数据。【专利说明】微型计算机及存储装置 本申请主张以2013年4月17日申请的日本专利申请第2013-086327号作为基础 申请的优先权，本申请援引该基础申请的全部内容。
本专利技术涉及微型计算机及存储装置。
技术介绍
-般的微型计算机，微型处理器从保存了被称为程序的指令代码的程序存储器中 读出该指令代码后执行该指令代码（例如JP特开平5-265754号公报）。 图1是表示一般的微型计算机100的功能电路结构的框图。在图1中，执行处理 的微型处理器10与存储了指令代码的程序存储器20及数据存储器30连接。 近几年的微型计算机伴随着搭载该微型计算机的设备的高功能化、高性能化，程 序的指令代码量正在增加，保存指令代码的程序存储器的容量也在增加。因此，存在每次从 程序存储器读出应执行的指令代码的指令提取动作的电力消耗变大的问题。 【
技术实现思路
】 本专利技术鉴于上述情况而完成，其目的在于提供一种能够抑制执行指令代码时的耗 电的微型计算机以及存储装置。 本专利技术的第1方式是一种微型计算机，其具备：保存指令代码的程序存储装置、和 从该程序存储装置读出所述指令代码来执行的微型处理器，所述程序存储装置具备：多个 存储单元，该多个存储单元存储所述指令代码；输出单元，其分别输入所述多个存储单元的 输出数据，选择所输入的所述多个存储单元的输出数据中的任一个来进行输出；选择单元， 其输入从所述微型处理器发送的地址数据，基于该地址数据选择所述多个存储单元中的任 一个；激活单元，其激活所述多个存储单元之中被所述选择单元选择出的存储单元；和控 制单元，其进行控制，使得所述输出单元输出所述多个存储单元之中被所述激活单元激活 的存储单元的输出数据。 本专利技术的第2方式是一种微型计算机，具备：多个存储单元，该多个存储单元存储 数据；输出单元，其分别输入所述多个存储单元的输出数据，选择所输入的所述多个存储单 元的输出数据中的任一个来进行输出；选择单元，其输入地址数据，基于该地址数据选择所 述多个存储单元中的任一个；激活单元，其激活所述多个存储单元之中被所述选择单元选 择的存储单元；控制单元，其进行控制，使得所述输出单元输出所述多个存储单元中被所述 激活单元激活的存储单元的输出数据。 【专利附图】【附图说明】 图1是表示一般的微型计算机的功能电路结构的框图。 图2是表示由1个大规模SRAM构成了程序存储器的一般的微型计算机的功能电 路结构的框图。 图3是表示由本专利技术的第1实施方式涉及的10个小规模的SRAM构成了程序存储 器的微型计算机的功能电路结构的框图。 图4是表示实施方式1涉及的地址解码器的输入输出信号的框图。 图5是表不实施方式1涉及的SRAM的输入输出信号的框图。 图6是表示实施方式1涉及的选择器的输入输出信号的框图。 图7是实施方式1涉及的微型计算机的各信号的时序图。 图8是表示SRAM构成差异带来的耗电差异的图表。 图9是表示由本专利技术的第2实施方式涉及的6个小规模的SRAM和1个中等规模 的SRAM构成了程序存储器的微型计算机的功能电路结构的框图。 图10是表示SRAM构成差异带来的电路面积与耗电的差异的图表。 【具体实施方式】 (第1实施方式） 以下，参照【专利附图】【附图说明】本专利技术的第1实施方式的微型处理器。另外，在以下的说明以 及图2?图7中，对于与本专利技术的动作无关的信号以及数据存储器将省略说明及图示。 图2是表示由1个大规模的SRAM构成了程序存储器的一般的微型计算机100的 功能电路结构的框图。在图2中，程序存储器20由保存16bitX 1280字的指令代码的1个 SRAM(ΡΜ00) 21构成。在该构成中，如以上说明，微型处理器10经由地址总线指定地址，从而 经由数据总线读出保存在SRAM(ΡΜ00) 21的相应地址内的指令代码。 图3是本专利技术的第1实施方式中的微型计算机100的框图。在图3中，程序存储 器40的容量与图2的程序存储器20的整体容量相同，是16bitX 1280字，但是分割成了 10 个小规模的SRAM，由16bitX 128字的小规模SRAM(PM0?PM9)41a?41j构成。 在图3中，地址解码器42经由地址总线输入微型处理器10指定的地址rd_ addr (B)，对所输入的地址rd_addr (B)的上位4bit进行解码后决定访问10 个 SRAM(PM0 ?PM9)41a ?41j 中的哪个 SRAM。 此外，选择器43选择要访问的SRAM的输出数据，经由数据总线向微型处理器10 输出在所访问的SRAM中保存着的指令代码rd_data (Y)。 图4是表示地址解码器42的输入输出信号的框图。在图4中，rd_addr (B) 是微型处理器10指定的llbit的地址。ceb0?ceb9(D、F、H、J、L、N、P、R、T、V)是决定激 活10个SRAM(ΡΜ0?PM9) 41a?41 j中的哪个SRAM的芯片激活信号。以所输入的libit的 地址 rd_addr (B)的下位 7bit，分别向 10 个 SRAM(PM0 ?PM9)41a ?41j 输出 dec_ addr (C)。sel (X)是指定使选择器43选择被激活的SRAM的输出信号的选择信 号。 图5是表示10个SRAM(PM0?PM9)41a?41j各自的输入输出信号的框图。图5 中，在地址解码器42中，dec_addr (C)取出微型处理器10指定的libit的地址rd_ addr⑶的下位 7bit。cebx(D、F、H、J、L、N、P、R、T、V)是芯片激活信号，在 Low 电 平的信号下该 SRAM 被激活。rd_datax (E、G、I、K、M、0、Q、S、U、W)是由 dec_addr (C)指定的地址所保存的指令代码。 图6是表不选择器43的输入输出信号的框图。在图6中，rd_data0?rd_ data9 (E、G、I、K、M、0、Q、S、U、W)是分别从 10 个 SRAM(PM0 ?PM9)41a ?41j 输出 的指令代码。sel (X)是选择所选出的SRAM的输出信号的选择信号。rd_data (Y)是10个SRAM(PM0?PM9)41a?41j内的任一个所输出的指令代码，是在rd_data0?rd_data9 (E、G、I、K、M、0、Q、S、U、W)内由 sel (X)选择出的指令代码。本文档来自技高网...

【技术保护点】
一种微型计算机，具备：保存指令代码的程序存储装置、和从该程序存储装置读出所述指令代码来执行的微型处理器，该微型计算机的特征在于，所述程序存储装置具备：多个存储单元，该多个存储单元存储所述指令代码；输出单元，其分别输入所述多个存储单元的输出数据，选择所输入的所述多个存储单元的输出数据中的任一个来进行输出；选择单元，其输入从所述微型处理器发送的地址数据，基于该地址数据选择所述多个存储单元中的任一个；激活单元，其激活所述多个存储单元之中被所述选择单元选择出的存储单元；和控制单元，其进行控制，使得所述输出单元输出所述多个存储单元之中被所述激活单元激活的存储单元的输出数据。

【技术特征摘要】
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【专利技术属性】
技术研发人员：西本正辉，
申请(专利权)人：卡西欧计算机株式会社，
类型：发明
国别省市：日本;JP