使用单时钟信号的静态信号值存储电路制造技术

本发明专利技术涉及一种使用单时钟信号的静态信号值存储电路。提供包括第一晶体管堆栈、第二晶体管堆栈与第三晶体管堆栈的信号值存储电路。信号值存储电路由单时钟信号控制。保持晶体管与阻绝晶体管准许信号值存储电路的静态操作——即可停止时钟信号而不丢失状态，并防止电路内发生竞争。

【技术实现步骤摘要】
使用单时钟信号的静态信号值存储电路
本专利技术涉及信号值存储电路。
技术介绍
能够静态地操作的信号值存储电路(例如传输门正反器(TGFF)电路)是已知的。这种静态信号值存储电路能够在时钟信号停止时维持所储存的信号值。也已知提供动态信号值存储电路(例如真实单相时钟(TSPC)正反器电路)，动态信号值存储电路能够在时钟持续被驱动时维持信号值，并且通常操作得较快、使用较少的功率并要求比静态信号值存储电路更少的晶体管。静态信号值存储电路的问题在于对多于一个时钟信号的要求(例如时钟信号与该时钟信号的反向形式，这两个时钟信号一起提供双相位时钟)，因为此倾向于提升功率消耗并减少时钟的鲁棒性(例如对于时钟偏斜的易损性)。可使用真实单时钟信号来提供动态信号值存储电路，但动态信号值存储电路较易受到制程/电压/温度变异的损害，随着集成电路制程体形的尺寸减少且操作于较小的电压，制程/电压/温度变异变得更为显著。也期望存储电路的栅计数(gatecount)为低，并期望在存储电路操作期间不发生竞争情况。
技术实现思路
本专利技术的一个方面提供一种信号值存储电路，包括：信号输入，用于接收输入信号值；信号输出，用于输出本文档来自技高网...

【技术保护点】
一种信号值存储电路，包括：信号输入，用于接收输入信号值；信号输出，用于输出输出信号值；时钟信号输入，用于接收在第一时钟信号水平与第二时钟信号水平之间变化的单时钟信号；第一晶体管堆栈，所述第一晶体管堆栈被耦接至所述信号输入与所述时钟信号输入，并且被配置为在所述单时钟信号具有所述第一时钟信号水平时将承载主节点信号的主节点驱动至取决于所述输入信号值的主节点信号水平；第二晶体管堆栈，所述第二晶体管堆栈被耦接至所述主节点与所述时钟信号输入，并且被配置为在所述单时钟信号具有所述第一时钟信号水平时，将承载辅助节点信号的辅助节点驱动至充电信号水平，并在所述单时钟信号具有所述第二时钟信号水平时进行以下操作中的一...

【技术特征摘要】
2013.04.11 US 13/860,7561.一种信号值存储电路，包括：信号输入，用于接收输入信号值；信号输出，用于输出输出信号值；时钟信号输入，用于接收在第一时钟信号水平与第二时钟信号水平之间变化的单时钟信号；第一晶体管堆栈，所述第一晶体管堆栈被耦接至所述信号输入与所述时钟信号输入，并且被配置为在所述单时钟信号具有所述第一时钟信号水平时将承载主节点信号的主节点驱动至取决于所述输入信号值的主节点信号水平；第二晶体管堆栈，所述第二晶体管堆栈被耦接至所述主节点与所述时钟信号输入，并且被配置为在所述单时钟信号具有所述第一时钟信号水平时，将承载辅助节点信号的辅助节点驱动至充电信号水平，并在所述单时钟信号具有所述第二时钟信号水平时进行以下操作中的一个：(i)如果所述主节点信号具有第一信号水平，则将所述辅助节点放电至放电信号水平；以及(ii)如果所述主节点信号具有第二信号水平，则不将所述辅助节点放电；第三晶体管堆栈，所述第三晶体管堆栈被耦接至所述辅助节点、所述时钟信号输入以及所述信号输出，并且所述第三晶体管堆栈被配置为在所述时钟信号具有所述第二时钟信号水平时，将所述输出信号值根据以下情况中的一种来驱动：(i)如果所述辅助节点位于所述充电信号水平处，则驱动至第一输出信号水平；以及(ii)如果所述辅助节点位于所述放电信号水平处，则驱动至第二输出信号水平；辅助节点保持晶体管，所述辅助节点保持晶体管被耦接至所述主节点与所述辅助节点，并且被配置为：(i)在所述主节点信号具有所述第二信号水平时，驱动所述辅助节点以维持所述充电信号水平；以及(ii)在所述主节点信号具有所述第一信号水平时，不驱动所述辅助节点；以及第一主节点保持晶体管，所述第一主节点保持晶体管被耦接至所述主节点与所述辅助节点，并且被配置为：(i)在所述辅助节点位于所述放电信号水平处时，驱动所述主节点以维持所述第一信号水平；以及(ii)在所述辅助节点信号位于所述充电信号水平处时，不驱动所述主节点。2.如权利要求1所述的信号值存储电路，还包括：第二主节点保持晶体管，所述第二主节点保持晶体管被耦接至所述主节点与所述第二晶体管堆栈，并且被配置为：(i)在所述单时钟信号具有所述第二时钟信号水平时，在所述主节点位于所述第二信号水平时驱动所述主节点以维持所述第二信号水平；以及(ii)在所述单时钟信号具有所述第一时钟信号水平时，不驱动所述主节点。3.如权利要求1所述的信号值存储电路，其中：所述第一晶体管堆栈包括第一堆栈阻绝晶体管，所述第一堆栈阻绝晶体管被耦接至所述辅助节点，并且被配置为在所述辅助节点位于所述放电信号水平处时，防止所述第一晶体管堆栈将所述主节点驱动至所述第二信号水平。4.如权利要求1所述的信号值存储电路，其中：所述第三晶体管堆栈包括第三堆栈阻绝晶体管，所述第三堆栈阻绝晶体管被耦接至所述主节点，并且被配置为在所述辅助节点从所述充电信号水平被放电至所述放电信号水平时，防止所述第三晶体管堆栈将所述信号输出驱动至所述第一输出信号水平。5.如权利要求1所述的信号值存储电路，还包括：输出反馈电路，所述输出反馈电路被耦接至所述...

【专利技术属性】
技术研发人员：金乂中，迈克尔·B·亨利，丹尼斯·迈克尔·西尔维斯特，大卫·希欧多尔·布拉奥，
申请(专利权)人：密执安大学评议会，
类型：发明
国别省市：美国;US