本发明专利技术公开了一种阵列基板、液晶显示装置和阵列基板的制作方法，涉及显示技术领域，能够简化阵列基板的制作工艺，从而降低阵列基板的制作成本。该阵列基板，包括栅线和数据线，每个子像素单元包括薄膜晶体管源极、薄膜晶体管漏极和像素电极，每列数据线包括多段第一数据线段和多段第二数据线段；第一数据线段与栅线位于同一层；第二数据线段与薄膜晶体管源极、薄膜晶体管漏极和像素电极位于同一层，薄膜晶体管源极连接于第二数据线段；第一数据线段所在层与第二数据线段所在层被栅极绝缘层分隔；在每列数据线中，每段第二数据线段的两端分别通过所述栅极绝缘层上的过孔连接于相邻的两段第一数据线段。本发明专利技术适用于液晶显示技术。
【技术实现步骤摘要】
本专利技术涉及显示
，尤其涉及一种阵列基板、液晶显示装置和阵列基板的 制作方法。
技术介绍
阵列基板是显示器中的重要组成部分，阵列基板包括数行栅线、数列数据线和有 数行栅线和数列数据线定义的数个子像素单元，每个子像素单元包括薄膜晶体管和像素电 极。阵列基板中的大部分结构需要通过不同的构图工艺来形成，每一次构图工艺通常包括 光刻胶涂覆、曝光、显影、刻蚀、光刻胶剥离等工艺。因此，整个阵列基板的制作过程较为复 杂，使得阵列基板的制作成本较高。
技术实现思路
本专利技术提供一种，能够简化阵列 基板的制作工艺，从而降低阵列基板的制作成本。 为解决上述技术问题，本专利技术采用如下技术方案： -方面，提供一种阵列基板，包括数行栅线、数列数据线和由所述数行栅线和数列 数据线定义的数个子像素单元，每个子像素单元包括薄膜晶体管源极、薄膜晶体管漏极和 像素电极，所述薄膜晶体管源极连接于数据线，所述薄膜晶体管漏极连接于像素电极， 每列数据线包括多段第一数据线段和多段第二数据线段； 所述多段第一数据线段与所述数行栅线位于同一层； 所述多段第二数据线段与所述薄膜晶体管源极、薄膜晶体管漏极和像素电极位于 同一层，在每个子像素单元中，薄膜晶体管源极连接于第二数据线段； 所述多段第一数据线段所在层与所述多段第二数据线段所在层被栅极绝缘层分 隔； 在每列数据线中，每段第一数据线段分别位于相邻的两行栅线之间，每段第二数 据线段分别位于每行栅线处； 在每列数据线中，每段第二数据线段的两端分别通过所述栅极绝缘层上的过孔连 接于相邻的两段第一数据线段。 具体地，所述阵列基板，还包括： 公共电极和与所述数行栅线位于同一层的数行公共电极线，所述公共电极连接于 所述数行公共电极线； 每行公共电极线位于相邻的栅线和第一数据线段之间。 可选地，所述公共电极为狭缝电极，所述像素电极为板状电极。 可选地，所述公共电极为板状电极，所述像素电极为狭缝电极。 具体地，所述多段第二数据线段、所述薄膜晶体管源极、所述薄膜晶体管漏极和所 述像素电极由氧化铟锡制成。 另一方面，提供一种液晶显示装置，包括：上述的阵列基板。 另一方面，提供一种阵列基板的制作方法，所述阵列基板包括数行栅线、数列数据 线和由所述数行栅线和数列数据线定义的数个子像素单元，每个子像素单元包括薄膜晶体 管源极、薄膜晶体管漏极和像素电极，所述薄膜晶体管源极连接于数据线，所述薄膜晶体管 漏极连接于像素电极，每列数据线包括多段第一数据线段和多段第二数据线段，所述阵列 基板的制作方法包括： 在基板上形成包括所述数行栅线和数列第一数据线段的图案，每列第一数据线段 包括多段第一数据线段，每段第一数据线段分别位于相邻的两行栅线之间； 在包括所述数行栅线和数列第一数据线段的图案的基板上形成栅极绝缘层，在所 述栅极绝缘层上每段第一数据线段的两端处分别设置过孔； 在包括所述栅极绝缘层的基板上形成包括薄膜晶体管源极、薄膜晶体管漏极、像 素电极和数列第二数据线段的图案，每列第二数据线段包括多段第二数据线段，在每列数 据线中，每段第二数据线段分别位于每行栅线处，每段第二数据线段的两端分别通过所述 栅极绝缘层上的过孔连接于相邻的两段第一数据线段，在每个子像素单元中，薄膜晶体管 源极连接于第二数据线段。 具体地，所述在基板上形成包括所述数行栅线和数列第一数据线段的图案的过程 还包括： 在基板上形成数行公共电极线，每行公共电极线位于相邻的栅线和第一数据线段 之间； 所述在包括所述数行栅线和数列第一数据线段的图案的基板上形成栅极绝缘层 的过程还包括： 在所述栅极绝缘层上公共电极线处设置过孔； 在所述在包括所述栅极绝缘层的基板上形成包括薄膜晶体管源极、薄膜晶体管漏 极、像素电极和数列第二数据线段的图案的过程之后，还包括： 在包括所述薄膜晶体管源极、薄膜晶体管漏极、像素电极和数列第二数据线段的 图案的基板上形成钝化层，在所述钝化层上公共电极线处设置过孔； 在包括所述钝化层的基板上形成包括公共电极的图案，所述公共电极通过所述栅 极绝缘层和钝化层上所述公共电极线处的过孔连接于所述公共电极线。 本专利技术提供的，在阵列基板中通 过第一数据线段和第二数据线段来构成数据线，并且第一数据线段与栅线位于同一层，第 二数据线段与薄膜晶体管源极、薄膜晶体管漏极和像素电极位于同一层，因此可以使第一 数据线段与栅线通过同一次构图工艺形成，而第二数据线段、薄膜晶体管源极、薄膜晶体管 漏极和像素电极通过同一次构图工艺形成，与现有技术相比，无需通过单独的构图工艺来 形成数据线，将数据线的制作工艺结合到其他器件的制作工艺之中，简化了阵列基板的制 作工艺，从而降低了阵列基板的制作成本。 【附图说明】 为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所 需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施 例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获 得其他的附图。 图1为本专利技术实施例中一种阵列基板的结构示意图； 图2为图1中AA'向的截面示意图； 图3为图1中BB'向的截面示意图； 图4为本专利技术实施例中另一种阵列基板的结构示意图； 图5为图4中CC'向的截面示意图； 图6为本专利技术实施例中一种阵列基板的制作方法的流程图； 图7为本专利技术实施例中另一种阵列基板的制作方法的流程图。 【具体实施方式】 下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于 本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他 实施例，都属于本专利技术保护的范围。 如图1、图2和图3所示，本专利技术实施例提供一种阵列基板，包括数行栅线1、数列 数据线2和由数行栅线1和数列数据线2定义的数个子像素单元，每个子像素单元包括薄 膜晶体管源极31、薄膜晶体管漏极32和像素电极4,薄膜晶体管源极31连接于数据线2,薄 膜晶体管漏极32连接于像素电极4,每列数据线2包括多段第一数据线段21和多段第二数 据线段22 ;多段第一数据线段21与数行栅线1位于同一层；多段第二数据线段22与薄膜 晶体管源极31、薄膜晶体管漏极32和像素电极4位于同一层，在每个子像素单元中，薄膜 晶体管源极31连接于第二数据线段22 ;多段第一数据线段21所在层与多段第二数据线段 22所在层被栅极绝缘层5分隔；在每列数据线2中，每段第一数据线段21分别位于相邻的 两行栅线1之间，每段第二数据线段22分别位于每行栅线1处；在每列数据线2中，每段第 二数据线段22的两端分别通过栅极绝缘层5上的过孔51连接于相邻的两段第一数据线段 21。在每个子像素单元中，薄膜晶体管源极31和薄膜晶体管漏极32与栅极绝缘层5之间 还设置有有源层33,以形成薄膜晶体管。 具体地，上述阵列基板中，第一数据线段21与栅线1可以使用相同的材料制作，例 如使用金属，由于第一本文档来自技高网...
【技术保护点】
一种阵列基板，包括数行栅线、数列数据线和由所述数行栅线和数列数据线定义的数个子像素单元，每个子像素单元包括薄膜晶体管源极、薄膜晶体管漏极和像素电极，所述薄膜晶体管源极连接于数据线，所述薄膜晶体管漏极连接于像素电极，其特征在于，每列数据线包括多段第一数据线段和多段第二数据线段；所述多段第一数据线段与所述数行栅线位于同一层；所述多段第二数据线段与所述薄膜晶体管源极、薄膜晶体管漏极和像素电极位于同一层，在每个子像素单元中，薄膜晶体管源极连接于第二数据线段；所述多段第一数据线段所在层与所述多段第二数据线段所在层被栅极绝缘层分隔；在每列数据线中，每段第一数据线段分别位于相邻的两行栅线之间，每段第二数据线段分别位于每行栅线处；在每列数据线中，每段第二数据线段的两端分别通过所述栅极绝缘层上的过孔连接于相邻的两段第一数据线段。
【技术特征摘要】
1. 一种阵列基板，包括数行栅线、数列数据线和由所述数行栅线和数列数据线定义的 数个子像素单元，每个子像素单元包括薄膜晶体管源极、薄膜晶体管漏极和像素电极，所述 薄膜晶体管源极连接于数据线，所述薄膜晶体管漏极连接于像素电极，其特征在于， 每列数据线包括多段第一数据线段和多段第二数据线段； 所述多段第一数据线段与所述数行栅线位于同一层； 所述多段第二数据线段与所述薄膜晶体管源极、薄膜晶体管漏极和像素电极位于同一 层，在每个子像素单元中，薄膜晶体管源极连接于第二数据线段； 所述多段第一数据线段所在层与所述多段第二数据线段所在层被栅极绝缘层分隔； 在每列数据线中，每段第一数据线段分别位于相邻的两行栅线之间，每段第二数据线 段分别位于每行栅线处； 在每列数据线中，每段第二数据线段的两端分别通过所述栅极绝缘层上的过孔连接于 相邻的两段第一数据线段。2. 根据权利要求1所述的阵列基板，其特征在于，还包括： 公共电极和与所述数行栅线位于同一层的数行公共电极线，所述公共电极连接于所述 数行公共电极线； 每行公共电极线位于相邻的栅线和第一数据线段之间。3. 根据权利要求2所述的阵列基板，其特征在于， 所述公共电极为狭缝电极，所述像素电极为板状电极。4. 根据权利要求2所述的阵列基板，其特征在于， 所述公共电极为板状电极，所述像素电极为狭缝电极。5. 根据权利要求1至4中任意一项所述的阵列基板，其特征在于， 所述多段第二数据线段、所述薄膜晶体管源极、所述薄膜晶体管漏极和所述像素电极 由氧化铟锡制成。6. -种液晶显示装置，其特征在于，包括： 如权利要求1至5中任意一项所述的阵列基板。7. -种阵列基板的制作方法，其特征在于，所述阵列基板包括数行栅线、数列数据线和 由所述数行栅线和数列数据线定义的数个子像素单元，每个子像素单元包括...
【专利技术属性】
技术研发人员：贾丕健，
申请(专利权)人：京东方科技集团股份有限公司，北京京东方显示技术有限公司，
类型：发明
国别省市：北京;11
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