移位寄存器、阵列基板、显示装置及其驱动方法制造方法及图纸

本发明专利技术实施例公开了一种移位寄存器、阵列基板、显示装置及其驱动方法，在移位寄存器中增加了下拉模块和停止模块，在显示装置显示满屏画面时，移位寄存器的信号输出端输出高电平到与其相连的栅线，栅线对显示装置的显示面板进行正常扫描，在移位寄存器非工作时间内下拉模块维持上拉节点和信号输出端为低电平，防止移位寄存器输出噪音；在显示装置显示局部画面时，移位寄存器在停止信号输入端的控制下，停止模块维持信号输出端输出低电平到与其相连的栅线，栅线停止对显示面板进行扫描；相对于现有的显示装置在显示局部画面时，显示装置中各个移位寄存器电路依然依次向各相应栅线输出高电平使栅线进行正常扫描，可以降低显示装置的功耗。

【技术实现步骤摘要】

本专利技术涉及显示
，尤其涉及一种移位寄存器、阵列基板、显示装置及其驱动方法。
技术介绍
目前，随着液晶显示技术的发展，液晶产品对功耗要求越来越高，降低液晶产品在显示一些局部画面时的功耗显得尤为重要。在薄膜晶体管液晶显示器(TFT-LCD，Thin Film Transistor Liquid Crystal Display)中，通常通过栅线驱动装置向像素区域的各个薄膜晶体管(TFT，Thin Film Transistor)的栅极提供栅极驱动信号，栅线驱动装置中的栅线驱动电路由多个移位寄存器组成。现有的一个移位寄存器电路的结构，如图1所示，使用4个薄膜晶体管M1-M4和一个电容C1可以实现最基本的移位寄存器功能，具体工作原理如下：在信号输入端Input输入高电平信号时，第一薄膜晶体管M1导通对上拉节点即PU节点充电；当时钟信号端CLK输入高电平信号时，第三薄膜晶体管M3导通，使信号输出端Output输出时钟信号端CLK提供的高电平信号，同时由于电容C1的自举作用将PU节点进一步拉高；之后，复位信号端Reset输入高电平信号时，第二薄膜晶体管M2和第四薄膜晶体管M4导通，对PU节点和信号输出端Output放电。然而，显示装置在显示一些局部画面时，例如图2所示的显示装置在进入待机状态时，除了时钟部分需要输出相应的时钟画面，其他部分都是黑画面，此时显示装置中各个移位寄存器电路依然向各相应栅线输出栅极扫描信号，各栅线对整个薄膜晶体管液晶器的显示面板进行逐行扫描，同时数据线全部输出信号，进行像素驱动，进而使显示装置显示所需画面，这种驱动模式功耗较高。因此，如何在显示局部画面时降低显示装置的功耗，是本领域技术人员亟待解决的问题。
技术实现思路
本专利技术实施例提供一种移位寄存器、阵列基板、显示装置及其驱动方法，用以解决现有技术中存在的显示装置在显示局部画面时，功耗较高的问题。本专利技术实施例提供了一种移位寄存器，包括：上拉驱动模块、下拉驱动模块、上拉控制模块、下拉控制模块、下拉模块，以及停止模块，其中：所述上拉驱动模块用于在信号输入端和第一参考信号端的控制下，通过上拉节点导通所述上拉控制模块；所述下拉驱动模块用于在复位信号端和第二参考信号端的控制下，通过所述上拉节点关闭所述上拉控制模块；所述上拉控制模块用于在所述上拉节点的控制下，将第一时钟信号端与信号输出端导通；所述下拉控制模块用于在第二时钟信号端的控制下，将低电平信号端与所述信号输出端导通；所述下拉模块，其连接于所述信号输出端、所述上拉节点、所述低电平信号端与所述第一时钟信号端之间，用于在所述移位寄存器的非工作时间内维持所述上拉节点和所述信号输出端为低电平；所述停止模块，其连接于停止信号输入端、所述上拉节点、所述下拉模块与所述低电平信号端之间，用于在所述停止信号输入端的控制下，维持所述信号输出端为低电平。本专利技术实施例提供的上述移位寄存器，增加了下拉模块和停止模块，在显示装置显示满屏画面时，移位寄存器的信号输出端输出高电平到与其相连的栅线，使栅线对显示装置的显示面板进行正常扫描以显示满屏画面，并且，在移位寄存器非工作时间内下拉模块可以维持上拉节点和信号输出端为低电平，防止移位寄存器输出噪音；在显示装置显示局部画面时，移位寄存器在停止信号输入端的控制下，停止模块维持信号输出端为低电平，即信号输出端将低电平信号输出到与其相连的栅线，使栅线停止对显示面板进行扫描以显示除局部画面外的黑色画面；相对于现有的显示装置在显示局部画面时，显示装置中各个移位寄存器电路依然依次向各相应栅线输出高电平使栅线进行正常扫描，可以降低显示装置的功耗。在一种可能的实施方式中，本专利技术实施例提供的上述移位寄存器中：所述上拉驱动模块，包括第一薄膜晶体管，所述第一薄膜晶体管的栅极与所述信号输入端相连、漏极与所述第一参考信号端相连，源极与所述上拉节点相连；所述下拉驱动模块，包括第二薄膜晶体管，所述第二薄膜晶体管的栅极与所述复位信号端相连、漏极与所述上拉节点相连、源极与所述第二参考信号端相连；所述上拉控制模块，包括第三薄膜晶体管和第一电容，其中，所述第三薄膜晶体管的栅极与所述上拉节点相连、漏极与所述第一时钟信号端相连、源极与所述信号输出端相连；所述第一电容连接在所述上拉节点和所述信号输出端之间；所述下拉控制模块，包括第四薄膜晶体管，所述第四薄膜晶体管的栅极与所述第二时钟信号端相连、漏极与所述信号输出端相连、源极与所述低电平信号端相连。在一种可能的实施方式中，本专利技术实施例提供的上述移位寄存器中所述停止模块，具体包括：第五薄膜晶体管，其栅极与漏极共同连接于所述停止信号输入端、源极连接于所述下拉模块；当所述停止信号输入端输入高电平时，导通所述第五薄膜晶体管，导通的第五薄膜晶体管将所述下拉模块导通，使所述信号输出端与所述低电平信号端导通。在一种可能的实施方式中，本专利技术实施例提供的上述移位寄存器中，所述停止模块，还包括：第六薄膜晶体管，其栅极与所述停止信号输入端相连、漏极与所述上拉节点相连、源极与所述低电平信号端相连。在一种可能的实施方式中，本专利技术实施例提供的上述移位寄存器中，所述下拉模块，具体包括：第七薄膜晶体管，其栅极与下拉节点相连、漏极与所述信号输出端相连、源极与所述低电平信号端相连；第八薄膜晶体管，其栅极与所述上拉节点相连、漏极与所述低电平信号端相连、源极与所述下拉节点相连；第九薄膜晶体管，其栅极与所述下拉节点相连、漏极与所述上拉节点相连、源极与所述低电平信号端相连；第二电容，其连接于所述下拉节点与所述第一时钟信号端之间。本专利技术实施例提供了一种栅极驱动电路，包括串联的多个本专利技术实施例提供的上述移位寄存器，除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器的信号输出端均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端输入复位信号；第一个移位寄存器的信号输出端向第二个移位寄存器的信号输入端输入触发信号；最后一个移位寄存器的信号输出端向自身以及上一个移位寄存器的复位信号端输入复位信号。本专利技术实施例提供了一种阵列基板，包括本专利技术实施例提供的上述栅极驱动电路、与所述栅极驱动电路的移位寄存器的信号输出端相连的栅线、薄膜晶体管、数据线以及像素电极；其中，所述薄膜晶体管的栅极与所述栅线相连，所述薄膜晶本文档来自技高网...

【技术保护点】
一种移位寄存器，其特征在于，包括：上拉驱动模块、下拉驱动模块、上拉控制模块、下拉控制模块、下拉模块，以及停止模块，其中：所述上拉驱动模块用于在信号输入端和第一参考信号端的控制下，通过上拉节点导通所述上拉控制模块；所述下拉驱动模块用于在复位信号端和第二参考信号端的控制下，通过所述上拉节点关闭所述上拉控制模块；所述上拉控制模块用于在上拉节点的控制下，将第一时钟信号端与信号输出端导通；所述下拉控制模块用于在第二时钟信号端的控制下，将低电平信号端与所述信号输出端导通；所述下拉模块，其连接于所述信号输出端、所述上拉节点、所述低电平信号端与所述第一时钟信号端之间，用于在所述移位寄存器的非工作时间内，维持所述上拉节点和所述信号输出端为低电平；所述停止模块，其连接于停止信号输入端、所述上拉节点、所述下拉模块与所述低电平信号端之间，用于在所述停止信号输入端的控制下，维持所述信号输出端为低电平。

【技术特征摘要】
1.一种移位寄存器，其特征在于，包括：上拉驱动模块、下拉驱动模块、
上拉控制模块、下拉控制模块、下拉模块，以及停止模块，其中：
所述上拉驱动模块用于在信号输入端和第一参考信号端的控制下，通过上
拉节点导通所述上拉控制模块；
所述下拉驱动模块用于在复位信号端和第二参考信号端的控制下，通过所
述上拉节点关闭所述上拉控制模块；
所述上拉控制模块用于在上拉节点的控制下，将第一时钟信号端与信号输
出端导通；
所述下拉控制模块用于在第二时钟信号端的控制下，将低电平信号端与所
述信号输出端导通；
所述下拉模块，其连接于所述信号输出端、所述上拉节点、所述低电平信
号端与所述第一时钟信号端之间，用于在所述移位寄存器的非工作时间内，维
持所述上拉节点和所述信号输出端为低电平；
所述停止模块，其连接于停止信号输入端、所述上拉节点、所述下拉模块
与所述低电平信号端之间，用于在所述停止信号输入端的控制下，维持所述信
号输出端为低电平。
2.如权利要求1所述的移位寄存器，其特征在于：
所述上拉驱动模块，包括第一薄膜晶体管，所述第一薄膜晶体管的栅极与
所述信号输入端相连、漏极与所述第一参考信号端相连，源极与所述上拉节点
相连；
所述下拉驱动模块，包括第二薄膜晶体管，所述第二薄膜晶体管的栅极与
所述复位信号端相连、漏极与所述上拉节点相连、源极与所述第二参考信号端
相连；
所述上拉控制模块，包括第三薄膜晶体管和第一电容，其中，所述第三薄
膜晶体管的栅极与所述上拉节点相连、漏极与所述第一时钟信号端相连、源极

\t与所述信号输出端相连；所述第一电容连接在所述上拉节点和所述信号输出端
之间；
所述下拉控制模块，包括第四薄膜晶体管，所述第四薄膜晶体管的栅极与
所述第二时钟信号端相连、漏极与所述信号输出端相连、源极与所述低电平信
号端相连。
3.如权利要求1所述的移位寄存器，其特征在于，所述停止模块，具体
包括：第五薄膜晶体管，其栅极与漏极共同连接于所述停止信号输入端、源极
连接于所述下拉模块；
当所述停止信号输入端输入高电平信号时，导通所述第五薄膜晶体管，导
通的第五薄膜晶体管将所述下拉模块导通，使所述信号输出端与所述低电平信
号端导通。
4.如权利要求3所述的移位寄存器，其特征在于，所述停止模块，还包
...

【专利技术属性】
技术研发人员：陈小川，王世君，王磊，薛艳娜，姜文博，李月，包智颖，吕振华，肖文俊，
申请(专利权)人：京东方科技集团股份有限公司，北京京东方光电科技有限公司，
类型：发明
国别省市：北京;11