半导体装置、制作该半导体装置的方法及使用的掩模制造方法及图纸

本发明专利技术公开了一种半导体装置、制作该半导体装置的方法及使用的掩模，该半导体装置包括至少一第二场区，包括一主晶粒阵列，每一晶粒具有一高度Y1以及一宽度X1，且该主晶粒阵列具有一高度Y3；该半导体装置更可包括至少一第一场区，包括具有一高度Y2及一宽度X2的一监视区，以及具有一高度Y2且包括一辅助晶粒阵列的一辅助晶粒区。各区的尺寸可互相成比例，使得X2＝n1×X1+adjustment1、Y2＝n3×Y1+adjustment3以及Y3＝n4×Y2+adjustment4，其中n1、n3、与n4为整数。

【技术实现步骤摘要】

本专利技术的实施例是一般关于一种半导体装置的制造，而且特别地，本专利技术是关于一种新的图形，该图形使程序监控成为可能，且可用于半导体的制造。
技术介绍
目前对于超高电压(UHV)半导体装置有逐渐增加的需求。用来制造超高电压(UHV)装置的流程可能带入一些遍及现有低压(LV)制造技术的复杂或是困难。例如，对于超高电压制造程序中程序监控的实施，可能比低压制造程序更困难。在低压制造程序中，监控装置可以置于晶粒间的划在线。然而，用于超高电压制造程序的该监控装置原本为太大而无法容身于划线上；此外，将该监控装置置于其他位置，会降低芯片良率。
技术实现思路
因此，本专利技术指出一些用于超高电压半导体装置制造的一种新图形的范例实施例。该图形可提供一第二场区，其包括一主晶粒阵列；以及一第一场区，其包括一监控装置区及包括一辅助晶粒阵列的一辅助晶粒区。该第二场区高度可由该监控区的高度所分割，如此当图形的各种具体实施例应用遍及一芯片表面时，可容许用于有效的配置。该图形，例如，可以置入用于一光刻的半导体制造流程中所使用的一掩模中。因此，依照本专利技术的一范例实施例，是提供一种半导体装置(此处所谓“范例”是指“提出作为一举例、例示或是图解说明”)，该半导体装置包含至少一第二场区，其包括一主晶粒阵列，每一晶粒具有一高度Y1以及一宽度X1，且该主晶粒阵列具有一高度Y3。依照一范例实施例，更包含至少一第一场区，包括具有一高度Y2及一宽度X2的一监视区；以及具有一高度Y2且包括一辅助晶粒阵列的一辅助晶粒区。该些不同区的尺寸可由以下公式相关联：X2＝n1×X1+adjustment1、Y2＝n3×Y1+adjustment3以及Y3＝n4×Y2+adjustment4，其中n1、n3、与n4为整数。根据本专利技术的又一实施例，是提供一种被配置成在一光刻半导体装置工艺的期间使用的掩模，该掩模更被配置成引起至少一第二场区，包括一主晶粒阵列，每一晶粒具有一高度Y1以及一宽度X1，且该主晶粒阵列具有一高度Y3的投影。根据该范例实施例的掩模，更配置成引起包括具有一高度Y2及一宽度X2一监视区，以及具有一高度Y2，并包括一辅助晶粒阵列的一辅助晶粒区的至少一第一场区的投影。该些不同区的尺寸可由以下公式相关联；X2＝n1×X1+adjustment1、Y2＝n3×Y1+adjustment3以及Y3＝n4×Y2+adjustment4，其中n1、n3、与n4为整数。本专利技术的另一实施例，是提供一种制造一半导体装置的方法，其中该方法包含将一特定图形中的掩模应用于一基板的至少一部分，根据该范例实施例的该特定图形包括至少一第二场区，包括一主晶粒阵列，每一晶粒具有一高度Y1以及一宽度X1，且该主晶粒阵列具有一高度Y3。该特定图形又包含至少一第一场区，其包括具有一高度Y2及一宽度X2的一监视区，以及具有一高度Y2并包括一辅助晶粒阵列的一辅助晶粒区。该些不同区的尺寸可由以下公式相关联；X2＝n1×X1+adjustment1、Y2＝n3×Y1+adjustment3以及Y3＝n4×Y2+adjustment4，其中n1、n3、与n4为整数。附图说明本专利技术已以一般名词作如此说明，现在将以所附图式作为参考，但非须依比例尺绘制。其中：图1是说明可用于超高电压半导体装置的制造期间的一已知图形；图2是说明图1的已知图形，应用到一晶片(wafer)表面时；图3是说明图1的已知图形，应用到具有延伸的该多个第一场区的一晶片表面时；图4是依据本专利技术的一范例实施例，其可用于超高电压半导体装置的制造期间；图5是说明图4的图形，依照一范例实施例，应用到一晶片表面时；图6是说明图4的图形，依照一范例实施例，应用到具有延伸的该多个第一场区的一晶片表面时；图7是依据本专利技术的一范例实施例，其可用于超高电压半导体装置的制造期间；图8是说明图7的图形，依照一范例实施例，应用到具有延伸的该多个第一场区的一晶片表面时；图9是说明图7的图形，依照一范例实施例，应用到具有延伸的该多个第一场区的一晶片表面时；图10是说明图7的图形的二种范例，依照范例实施例，应用到具有延伸的该多个第一场区的二晶片表面时；以及图11是依据本专利技术的一范例实施例的图形，其可用于超高电压半导体装置的制造中。【符号说明】100 第二场区101 晶粒(die)110 第一场区111 监控区112 测试区120 划线130 缓冲区150、550、950、1350 图形200 晶片(wafer)220 对准标记400、800、1000 延伸第一场区410 未使用部分510、910、1310、1311 辅助晶粒区820 延伸监控装置区1270、1290 配置X1、X2、X3、s 宽度Y1、Y2、Y3 高度具体实施方式某些本专利技术的实施例，现将参考所附图式，于此处作更完整描述；其中，某些，但非全部的本专利技术实施例将被表示。的确，本专利技术的各种可以各种不同形式予以具体化，且不应被局限于此处陈述的实施例；然而，这些实施例的提出，是为了使揭露内容满足于适当的法律规定。因此，某些范例实施例指向用于半导体装置制造的新图形。依照各种范例实施例的图形，可提供一第二场区，其包含一主晶粒阵列及一第一场区，该第一场区包括一监视区及一辅助晶粒区，该辅助晶粒区包含一辅助晶粒阵列。该第二场区高度可由该监控区的高度所分割，如此当图形的各种具体实施例应用遍及一芯片表面时，可容许用于有效的配置。依照某些范例具体说明，该图形，例如，可以置入用于一光刻的半导体制造流程中所使用的一掩模中。因此，举例而言，依照范例具体说明的掩模，可以配置成引起所描述的图形被投影到一半导体晶片上，成为一光刻半导体制造程序的一部分。依照本专利技术范例具体所提供的掩模可被利用于，例如，超高电压(UHV)半导体装置的制造。然而，本专利技术的实施例亦可被利用于其他种类的半导体装置的制造中，以及，例如，于前后文中所述因一监控装置太大而无法置于划线之间时，可以被有利地利用。可以了解到，如说明书中所使用，在一参考物体的一平面中的一第一方向所制成的量度所提到的“高度”，是以例如于一掩模、半导体基板、晶片表面等等为基准。同样地，在一参考物体的一平面中的一第二方向所制成的量度所提到的“宽度”，该第二方向是正交于该第一方向。图本文档来自技高网...

【技术保护点】
一种半导体装置，包括：至少一第二场区，包括：一主晶粒(dies)阵列，每一晶粒具有一高度Y1以及一宽度X1，且该主晶粒阵列具有一高度Y3，以及至少一第一场区，包括：一监视区，具有一高度Y2及一宽度X2，以及一辅助晶粒区，包括一辅助晶粒阵列；其中：X2＝n1×X1+adjustment1、Y2＝n3×Y1+adjustment3Y3＝n4×Q+adjustment4；n1、n3与n4为整数；以及Q为Y2的一因子；以及而且其中这些高度包括于该半导体装置的一平面中一第一方向所制成的个别量度，以及这些宽度包括于该半导体装置的该平面中一第二方向所制成的个别量度，该第二方向是与该第一方向正交。

【技术特征摘要】
2013.03.12 US 61/776,8311.一种半导体装置，包括：
至少一第二场区，包括：
一主晶粒(dies)阵列，每一晶粒具有一高度Y1以及一宽度X1，
且该主晶粒阵列具有一高度Y3，以及
至少一第一场区，包括：
一监视区，具有一高度Y2及一宽度X2，以及
一辅助晶粒区，包括一辅助晶粒阵列；
其中：
X2＝n1×X1+adjustment1、
Y2＝n3×Y1+adjustment3Y3＝n4×Q+adjustment4；
n1、n3与n4为整数；以及
Q为Y2的一因子；以及
而且其中这些高度包括于该半导体装置的一平面中一第一方向所制
成的个别量度，以及这些宽度包括于该半导体装置的该平面中一第二方向
所制成的个别量度，该第二方向是与该第一方向正交。
2.根据权利要求1所述的半导体装置，其中Q为Y2的一适当因子。
3.根据权利要求1所述的半导体装置，其中Q＝Y2。
4.根据权利要求1所述的半导体装置，其中Y2与Y3为相对质数。
5.根据权利要求1所述的半导体装置，其中该第一场区包括多个晶
粒，该多个晶粒是依该第一及第二方向的至少其一延伸。
6.根据权利要求1所述的半导体装置，更包括介于至少该主晶粒阵
列及该辅助晶粒阵列的每一列及每一栏之间的多个划线，每一个划线具有
一宽度s，其中：
adjustment1＝(n1-1)×s；
adjustment3＝(n3-1)×s；以及
adjustment4＝(n4-1)×s。
7.根据权利要求1所述的半导体装置，其中该第一场区更包括具有

\t一高度Y2及一宽度X3的一测试芯片区，其中：
X3＝n2×X1+adjustment2，且n2为一整数。
8.根据权利要求1所述的半导体装置，更包括n4-1个额外的第一场
区，该多个第一场区是沿着与其个别高度对应的一轴线而互相相邻地排列，
以形成一延伸第一场区，该延伸第一场区包括具有一高度Y3的一延伸监
视区及具有一高度Y3的一延伸辅助晶粒区。
9.根据权利要求8所述的半导体装置，其中该延伸第一场区包括一
第一延伸第一场区，该半导体装置更包括至少一第二延伸第一场区，该第
一及该第二延伸第一场区是沿着与其高度对应的一轴线排列。
10.根据权利要求9所述的半导体装置，更包括第三、第四、及第五
延伸第一场区，该第三延伸第一场区是沿着与该第一及该第二延伸第一场
区的高度对应的该轴线排列，以及该第四及该第五延伸第一场区是排列在
该第二延伸第一场区的任一侧，且是沿着与该第二、该第四及该第五延伸
第一场区的个别宽度对应的一轴线排列。
11.一种被配置成在一光刻半导体装置工艺的期间使用的掩模，该掩
模更被配置成引起至少以下的投影：
至少一第二场区，包括一第二场阵列，每一晶粒具有一高度Y1以及
一宽度X1，且该主晶粒阵列具有一高度Y3，以及
至少一第一场区，包括：
一监视区，具有一高度Y2及一宽度X2，以及
一辅助晶粒区，具有一高度Y2，并包括一辅助晶粒阵列；
其中：
X2＝n1×X1+adjustment1；
Y2＝n3×Y1+adjustment3；
Y3＝n4×Q+adjustment4；
n1、n3与n4为整数；以及
Q为Y2的一因子；以及
而且其中这些高度包括于该掩模的一平面中一第一方向所制成的个
别量度，以及这些宽度包括于该掩模的该平面中一第二方向所制成的个别
量度，该第二方向是与该第一方向正交。
12.根据权利要求11所述的掩模，其中Q为Y2的一适当因子。
13.根据权利要求11所述的掩模，其中Q＝Y2。
14.根据权利要求11所述的掩模，其中Y2与Y3为相对质数。
15.根据权利要求11所述的掩模，其中该掩模更被配置成引起介于
至少该主晶粒阵列及该辅助晶粒阵列的每一列及每一栏之间的多个划线
的投影，每一划线具有一宽度s，其中：
adjustment1＝(n1-1)×s；
adjustment3＝(n3-1)×s；以及
adjustment4＝(n4-1)×s。
16.根据权利要求11所述的掩模，其中该第一场区更包括具有一高
度Y2及一宽度X3的一测试芯片区，其中
X3＝n2×X1+adjustment2且n2为一整数。
17....

【专利技术属性】
技术研发人员：林镇元，詹景琳，林正基，连士进，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71