同步化从核心至物理接口的数据传输制造技术

在一个示例性实行方案中，本公开提供一种系统，其包括电路和一个或多个电子组件以便用于同步化从核心至物理接口的数据传输。一个实施例可涉及一种用于将数字核心与至少一个物理接口对接的设备，其包括配置于所述数字核心上的宏，所述宏具有至少一个数据输出端、第一数据输入端、复位输入端和同步复位输出端，所述宏由具有第一时钟速率的第一时钟来定时。第一时钟可被配置来在所述第一数据输入端上将来自所述数字核心的数据定时输入；在所述复位输入端上将来自所述数字核心的复位信号定时输入，其中同步化复位信号在所述同步复位输出端上输出。所述设备还可包括物理接口电路和复位采样输入端。

【技术实现步骤摘要】
同步化从核心至物理接口的数据传输优先权数据本申请是2013年3月15日提交的美国临时专利申请序列号61/799，202的非临时申请，其以全文引用方式并入本文。
本公开总体上涉及将数字电路与物理接口对接，并且更具体地说，涉及同步化从数字核心到多个信道物理接口的数据传输。
技术介绍
现今，随着数字电路应用范围的增加，这些数字电路应用正变得越来越复杂。作为这种数字电路应用的一个实例，模数转换器(ADC)利用采样电路来在各时间点对模拟输入信号进行采样，然后将样本转换成数字值以便产生数字信号。ADC的使用对于某些类型的应用来说是常见的，这些可涉及接收由模拟信号表示的输入信号或输入数据，然后将模拟信号转换成数字信号以便进一步以数字形式来处理。还存在数字数据传输的许多其它应用。 许多类型的现代数据处理应用对高速数字传输存在着需求，这些应用包括无线基础设施(例如 GSM、EDGE、W-CDMA, LTE、CDMA2000, WiMAX, WiF1、TD-SCDMA 等)、收发器体系结构、软件无线电(software-defined rad1)、便携式仪器、医学超声设备和军事/航空航天应用。举例来说，用于处理音频、视频或其它类型的模拟信号(例如，来自各种类型的传感器的模拟信号)的技术的复杂性的持续增加导致随之而言对于增加ADC的技术能力的需求。另外，应当保证与ADC交互作用的模拟接口和数字接口电路的技术能力和性能的类似增加。许多应用都要求高速数据转换器与其它装置(例如，现场可编程门阵列(FPGA)、数字信号处理器(DSP)等)之间的越来越高数量的数据输入端和输出端。 随着在装置之间对接的数据输入端和输出端数量的增加，高速数据转换器与其它装置之间的传输数据同步化变得越来越困难。举例来说，在数据从ADC传输至另一个装置时，可能必需实施任何数量的高速串行信道，每个信道处于单独的物理接口上，其中这些物理接口是分开的。在ADC的核心处产生的数据应被路由传递至单独的物理接口。这种路由传递可造成信号延时的问题。因此，某些链路可具有用于潜在聚集数据链路(例如，100GB/s)的多个并行的高速串行信道，其中在链路上需要最小延时。每个高速串行信道可为物理接口(PHY)并且每个物理接口信道可在相应裸片上物理地分开几毫米。在核心中产生的数据可被路由传递至八个位置(例如，分开多达5_)。 另外，数据到达不同接口处的定时是不同的。每个物理接口处的时钟信号可相对于彼此有所偏差，从而造成每个物理接口上的输出数据的定时不同的问题。每次核心至物理接口数据切换可具有不同的定时，并且进一步来说，如果使用全局路由物理接口时钟，那么可带来亚稳态问题。亚稳态总体上描述出某些物理系统的行为，这些系统可在与系统的最稳定状态相比不太稳定的长寿命状态下存在。 同步化问题的一个解决方案是使用先进先出结构以便确保接口上的数据切换。然而，先进先出结构产生附加的延时消耗。另一个解决方案涉及将数据从核心直接输送至物理接口边界，并且由此系统在核心至物理接口边界处接受潜在亚稳态。因此，这些解决方案中的每一种都具有缺点和权衡。因此，在ADC (以及数字数据传输的任何其它适当应用)中，需要一种在数字核心与物理接口之间进行对接的解决方案，其可减少装置之间数据传输的延时和亚稳态问题。 概述 本公开总体上涉及用于同步化从数字核心至物理接口(PHY)的数据传输的设备和方法。所述方法和设备可在将模数转换器(ADC)核心对接至物理接口的电路中体现。在一个实施方案中，核心具有其自己的ADC核心时钟并且物理接口具有其自己的锁相环路(PLL)。在一个示例性实行方案中，PHY段含有波特率PLL，如下讨论。一般地说，在ADC核心时钟与物理接口的时钟之间没有内在的相位关系。 核心复位信号可相对于核心时钟来同步化，然后在物理接口处由PLL时钟产生的时钟来过采样。这可用于产生物理接口采样复位信号。采样复位信号可用于使物理接口时钟(以波特率/M)与核心时钟(以波特率/M，在已知容限内)同步。然后，物理接口时钟可用于将来自由核心时钟定时的核心输出端的数据定时输入至物理接口中。 在另一个实施方案中，电路可被实施来使得使用宏时钟来将核心中的复位信号定时输入至核心宏中，所述宏时钟处于足以产生宏时钟同步复位的速率(例如，波特率/M)下。然后,宏时钟同步复位以物理接口时钟来过采样,所述物理接口时钟由PLL时钟(并且其处于一定速率(波特率/N)下，其中N〈M)产生以便产生物理接口采样复位信号。同步复位信号的采样可产生物理接口采样复位信号，其与复位信号和宏时钟具有已知时间关系。在一个示例性实施方案中，电路被配置来使得当物理接口采样复位信号处于第一状态时，局部物理接口时钟发生器不切换并且替代地保持于预定状态。当物理接口采样复位信号移动至第二状态时，局部物理接口时钟发生器在已知状态下开始。以波特率/M的速率来产生物理接口数据时钟的物理接口时钟发生器可以X单位增量(UI)步进来编程，其中Π定义为串行位的持续时间。通过使用过采样技术，产生与宏波特率/M时钟具有已知相位关系(例如，精确至2UI内)的物理接口波特率/M时钟。物理接口波特率/M时钟可用于将来自由宏波特率/M时钟定时的宏输出端的数据定时输入至局部物理接口中。 在一个实施方案中，电路可被配置来使得使用宏时钟(例如，在波特率/40下)来将核心的复位信号定时输入至核心宏触发器中以便产生宏时钟同步复位。然后，宏时钟同步复位以物理接口时钟来过采样，所述物理接口时钟由PLL时钟(例如在波特率/2下)产生以便产生物理接口采样复位信号。同步复位信号的采样可产生物理接口采样复位信号，其与核心的复位信号和宏时钟具有已知时间关系。电路可被配置来使得当物理接口采样复位信号处于第一状态时，局部物理接口时钟发生器不切换并且替代地保持于已知状态。当物理接口采样复位信号移至第二状态时，局部物理接口时钟发生器在已知状态下开始。物理接口时钟发生器产生速率为波特率/40的物理接口数据时钟，所述速率可以八个Π步进来编程。通过使用过采样技术，产生与宏波特率/40时钟具有已知相位关系(精确至2UI内)的局部物理接口波特率/40时钟。物理接口波特率/40时钟可用于将来自由宏波特率/40时钟定时的宏数据触发器的数据定时输入局部物理接口中。在替代实施方案中，如给出不同相位关系所需要的，可改变时钟速率和相对时钟速率，以及其它设计参数。 【附图说明】 图1是示出根据本公开的一个实施方案的系统体系结构的简化示意图； 图2是示出根据本公开的一个实施方案的核心宏至物理信道接口的简化示意图； 图3是根据本公开的一个实施方案的电路的简化逻辑图； 图4是示出根据本公开的一个实施方案的示例性同步信号波形的简化示意图； 图5是示出根据本公开的一个实施方案的示例性信号流和时钟分频器电路的简化示意图； 图6是示出根据本公开的一个实施方案的信号波形的简化示意图；并且 图7是示出根据本公开的一个实施方案的电路的简化示意图与随附接口时序图。 【具体实施方式】 现在参看图1，其中示出根据本公开的一个实施方案的系统体系结构100。系统体系结构100包括核心101，其包括路由数字核心102本文档来自技高网...

【技术保护点】
一种用于将数字核心与至少一个物理接口对接的设备，其包括：被配置于所述数字核心上的宏，所述宏具有至少一个数据输出端、第一数据输入端、复位输入端和同步复位输出端，所述宏由具有第一时钟速率的第一时钟来定时，所述第一时钟被配置来：在所述第一数据输入端上将来自所述数字核心的数据定时输入；在所述复位输入端上将来自所述数字核心的复位信号定时输入，其中同步化复位信号在所述同步复位输出端上输出；以及物理接口电路，其具有耦接至所述宏的所述数据输出端的第二数据输入端，和耦接至所述宏的所述同步复位输出端的复位采样输入端，所述物理接口电路包括时钟发生器并且由具有第二时钟速率的第二时钟以及具有第三时钟速率的第三时钟来定时，所述第二时钟将来自所述宏的数据定时输入至所述物理接口中，并且所述第三时钟以大于所述第一时钟速率和第二时钟速率的速率对来自所述宏的所述同步化复位信号进行采样，其中在检测到所述同步化复位信号的过渡时，所述时钟发生器将所述第二时钟复位至预定状态。

【技术特征摘要】
2013.03.15 US 61/799,202;2013.03.28 US 13/852,6251.一种用于将数字核心与至少一个物理接口对接的设备，其包括: 被配置于所述数字核心上的宏，所述宏具有至少一个数据输出端、第一数据输入端、复位输入端和同步复位输出端，所述宏由具有第一时钟速率的第一时钟来定时，所述第一时钟被配置来: 在所述第一数据输入端上将来自所述数字核心的数据定时输入； 在所述复位输入端上将来自所述数字核心的复位信号定时输入，其中同步化复位信号在所述同步复位输出端上输出；以及 物理接口电路，其具有耦接至所述宏的所述数据输出端的第二数据输入端，和耦接至所述宏的所述同步复位输出端的复位采样输入端，所述物理接口电路包括时钟发生器并且由具有第二时钟速率的第二时钟以及具有第三时钟速率的第三时钟来定时，所述第二时钟将来自所述宏的数据定时输入至所述物理接口中，并且所述第三时钟以大于所述第一时钟速率和第二时钟速率的速率对来自所述宏的所述同步化复位信号进行采样，其中在检测到所述同步化复位信号的过渡时，所述时钟发生器将所述第二时钟复位至预定状态。2.如权利要 求1所述的设备，其中所述物理接口具有用于数据传输的波特率，并且其中所述第一时钟和第二时钟各自处于波特率/M的速率下，并且所述第三时钟以波特率/N的速率来对所述同步化复位信号进行采样,其中M大于N。3.如权利要求1所述的设备，其中所述第一时钟和第二时钟各自具有第一边缘，并且所述物理接口电路中的所述时钟发生器将所述第二时钟复位以使得所述第二时钟的所述第一边缘以相对于所述第一时钟的所述第一边缘的已知偏移来开始。4.如权利要求3所述的设备，其中所述物理接口具有波特率并且所述第三时钟处于波特率/N的速率下并且所述第一时钟的所述第一边缘和所述第二时钟的所述第一边缘被复位来在所述已知偏移加Nfn与所述已知偏移减Nfn之间对齐。5.如权利要求4所述的设备，其中所述第一时钟处于波特率/M的速率下，并且其中由所述物理接口电路所进行的采样为所述发生器提供M/N个步进的相位知识以便初始化所述第二时钟。6.如权利要求1所述的设备，其中所述物理接口电路的所述第三时钟以所述第一时钟速率M/N倍的速率对所述第三时钟来进行采样，并且其中所述发生器将所述第二时钟复位至预定状态的加或减N个单位增量(UI)内。7.如权利要求1所述的设备，其中所述物理接口电路中的所述发生器包括时钟分频器电路，所述电路从所述第三时钟产生所述第二时钟。8.如权利要求1所述的设备，其中所述物理接口具有用于数据传输的波特率并且所述第一时钟处于波特率/M的速率下，所述第二时钟处于波特率/M的速率下并且所述第三时钟处于波特率/N的速率下。9.如权利要求8所述的设备，其中M=40并且N=2。10.一种用于将数字核心与至少一个物理接口对接的方法，其包括: 使用第一时钟将来自所述数字核心的数据定时至宏的第一数据输出端上，所述第一时钟是宏时钟； 使用第二时钟将来自所述宏的所述第一数据输出端的所述数据定时输入至所述物理接口中，所述第二时钟是物理接口时钟；使用所述宏时钟将来自所述数字核心的第一复位信号定时至所述宏的复位输出端上，所述第一复位信号输出用作第二复位信号； 使用第三时钟对所述第二复位信号进行采样以便产生采样复位信号，所述第三时...

【专利技术属性】
技术研发人员：B·霍尔弗德，M·D·麦克谢伊，
申请(专利权)人：美国亚德诺半导体公司，
类型：发明
国别省市：美国;US