在FinFET中扩展伪单元插入的工艺制造技术

本发明专利技术涉及了一种在FinFET中扩展伪单元插入的工艺，该工艺包括在集成电路（IC）布局中确定空白区域，其中，该空白区域是不包括任何有源鳍和位于最小间隔边界以外的区域，在该空白区域之上应用网格图，其中，该网格图包括位于空白区域内的多个网格，以及通过在多个网格中的每个中设置伪鳍单元来以多个伪鳍单元填充该空白区域，其中，通过计算机执行应用网格图和填充空白区域。

【技术实现步骤摘要】
在FinFET中扩展伪单元插入的工艺相关申请的交叉参考本申请要求于2013年3月11日提交的第61/776,457号美国专利申请“StretchDummyCellInsertioninFinFETProcess”的权益，该专利申请的全部公开内容通过引用结合到本文中。
本专利技术涉及半导体领域，更具体地，本专利技术涉及一种在FinFET中扩展伪单元插入的工艺。
技术介绍
随着集成电路(IC)日渐按比例缩小并对IC的速度要求日益增加，需要晶体管在尺寸越来越小的同时具有更高的器件电流。场效应晶体管(FinFET)由此得到发展。在典型的finFET中，将衬底的一些部分蚀刻掉以产生出垂直的鳍结构。垂直的鳍结构用来在横向方向上形成源极/漏极区域，从而在其中形成沟道区域。在垂直的方向上在鳍之上形成栅极从而形成finFET。在典型的ICfinFET布局中，鳍阵列(例如，鳍组)可以与空白区域相邻。空白区域是指IC器件层的没有任何鳍或其他有源部件的区域。靠近鳍阵列的空白区域的存在可能在后续的工艺步骤中产生问题并且甚至导致出现工艺失败。例如，在形成鳍之后，可以使用光刻技术来在IC中形成其他部件(例如，栅极)。当在鳍阵列和空白区域之上设置了光刻胶层之后，光刻胶可能具有不平坦的形貌。不平坦的光刻胶层导致在光刻工艺过程中产生聚焦问题并且可能导致工艺失败。在鳍阵列的边界上这些问题可能是部分有害的，其原因在于它影响鳍阵列之上的其他部件的形成。因此，需要使IC中的鳍阵列附近的空白区域的存在最小化。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种方法，包括：在集成电路(IC)布局中确定空白区域，其中，所述空白区域是不包括任何有源鳍并位于最小间隔边界以外的区域；在所述空白区域之上应用网格图，所述网格图包括位于所述空白区域内的多个网格；以及通过在所述多个网格中的每一个中设置伪鳍单元来以多个伪鳍单元填充所述空白区域，其中，使用计算机来执行应用所述网格图和填充所述空白区域。在所述方法中，进一步包括：在IC中实现所述多个伪鳍单元。在所述方法中，所述多个网格中的每一个的尺寸均相等并且均与所述空白区域中的点相对准。在所述方法中，根据所述伪鳍单元的尺寸和期望间距来配置所述多个网格中的每一个的尺寸。在所述方法中，在所述多个网格中的每一个中设置伪鳍单元进一步包括：在所述多个网格中的每一个中的相同相对位置中设置伪鳍单元。在所述方法中，进一步包括：在填充所述空白区域之后，在所述空白区域中确定间隙，其中，所述网格图与所述间隙重叠；以及以扩展的伪鳍单元替代与所述间隙相邻的所述网格中的所述伪鳍单元，其中，所述扩展的伪鳍单元位于所述最小间隔边界以外，并且所述扩展的伪鳍单元包括位于与所述间隙相邻的所述网格中的第一部分和填充所述间隙的第二部分。在所述方法中，所述伪鳍单元包括两个边缘部分和标准中心部分，并且所述扩展的伪鳍单元包括两个边缘部分和扩展中心部分，所述扩展中心部分是所述标准中心部分的多倍。根据本专利技术的另一方面，提供了一种设计集成电路(IC)布局的方法，包括：通过处理器在IC布局中确定空白区域，其中，所述IC布局包括有源鳍区域，并且通过最小间隔限制区域将所述空白区域与所述有源鳍区域隔开；在所述有源区域中选择起始点；通过所述处理器在所述空白区域和所述最小间隔限制区域之上布置网格图，其中，所述网格图包括完全位于所述空白区域内的多个空白区域网格和至少一部分位于所述最小间隔限制区域之上的多个边界网格，所述多个空白区域网格和所述多个边界网格具有相同的尺寸并且与所述起始点相对准；以及通过所述处理器以下列方式利用多个伪鳍单元填充所述空白区域：将标准伪鳍单元设置在所述多个空白区域网格的每一个中；并且利用扩展的伪鳍单元替代与所述多个边界网格相邻的所述多个空白区域网格的每一个中的所述标准伪鳍单元，其中，所述扩展的伪鳍单元不延伸到所述最小间隔限制区域中，并且所述扩展的伪鳍单元包括位于空白区域网格中的第一部分和位于边界网格中的第二部分。在所述方法中，填充所述空白区域包括：逐行在所述网格图中的所述多个空白区域网格的每一个中设置所述标准伪鳍单元。在所述方法中，填充所述空白区域包括：逐列在所述网格图中的所述多个空白区域网格的每一个中设置所述标准伪鳍单元。在所述方法中，填充所述空白区域包括：单方向地在所述网格图中的所述多个空白区域网格的每一个中设置所述标准伪鳍单元。在所述方法中，填充所述空白区域包括：双方向地在所述网格图中的所述多个空白区域网格的每一个中设置所述标准伪鳍单元。在所述方法中，填充所述空白区域包括：多方向地在所述网格图中的所述多个空白区域网格的每一个中设置所述标准伪鳍单元。在所述方法中，填充所述空白区域包括：沿螺旋方向在所述网格图中的所述多个空白区域网格的每一个中设置所述标准伪鳍单元。在所述方法中，填充所述空白区域包括：在利用所述扩展的伪鳍单元替代与所述多个边界网格相邻的所述多个空白区域网格的每一个中的所述标准伪鳍单元之前，在所述多个空白区域网格的每一个中设置所述标准伪鳍单元单元。在所述方法中，填充所述空白区域包括：在将所述标准伪鳍单元设置在所述多个空白区域网格的第二部分的每一个中之前，利用所述扩展的伪鳍单元替代与所述多个边界网格相邻的所述多个空白区域的第一部分的每一个中的所述标准伪鳍单元。根据本专利技术的又一方面，提供了一种方法，包括：在IC布局中确定第一空白区域和第二空白区域，其中，所述IC布局包括具有鳍阵列的有源区域，并且所述第一空白区域和所述第二空白区域通过所述有源区域相互分开；对所述第一空白区域和所述第二空白区域分别应用第一网格图和第二网格图，其中，所述第一网格图和所述第二网格图分别包括多个第一网格和多个第二网格；通过在所述多个第一网格和所述多个第二网格的每一个中设置伪鳍单元来利用多个所述伪鳍单元填充所述第一空白区域和所述第二空白区域；以及在IC中实现所述鳍阵列和所述多个伪鳍单元。在所述方法中，所述第一空白区域和第二空白区域与所述有源区域以最小间隔相互分开。在所述方法中，所述第一网格图和所述第二网格图与所述第一空白区域或所述第二空白区域中的相同点相对准。在所述方法中，所述第一网格图与所述第一空白区域中的第一点相对准，所述第二网格图与所述第二空白区域中的第二点相对准，并且所述第一网格图和所述第二网格图相互不对准。附图说明为了更全面地理解实施例及其优势，现将结合附图所进行的描述作为参考，其中：图1A-图1C示出了根据多个实施例的包括有finFET的集成电路(IC)的一个部分；图2A-图2H示出了根据多个实施例形成finFET的各个中间阶段；图3A-图8B示出了根据多个实施例形成finFET布局的各个可选中间阶段；图9是示出了根据多个实施例形成finFET布局的步骤的流程图。具体实施方式下面，详细讨论本专利技术各实施例的制造和使用。然而，应该理解，本专利技术提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本专利技术的具体方式，而不用于限制本专利技术的范围。参考具体语境(即，在finFET中拉伸伪栅极插入的工艺)来描述实施例。然而，也可以将其他实施例应用于非finFET集成电路(IC)中的其他伪单元插入工艺。图1A-图1C示出了根据本文档来自技高网...

【技术保护点】
一种方法，包括：在集成电路（IC）布局中确定空白区域，其中，所述空白区域是不包括任何有源鳍并位于最小间隔边界以外的区域；在所述空白区域之上应用网格图，所述网格图包括位于所述空白区域内的多个网格；以及通过在所述多个网格中的每一个中设置伪鳍单元来以多个伪鳍单元填充所述空白区域，其中，使用计算机来执行应用所述网格图和填充所述空白区域。

【技术特征摘要】
2013.03.11 US 61/776,457;2013.03.15 US 13/833,9581.一种设计集成电路(IC)布局的方法，包括：在集成电路布局中确定空白区域，其中，所述空白区域是不包括任何有源鳍并位于最小间隔边界以外的区域；在所述空白区域之上应用网格图，所述网格图包括位于所述空白区域内的多个网格；以及通过在所述多个网格中的每一个中设置伪鳍单元来以多个伪鳍单元填充所述空白区域，其中，使用计算机来执行应用所述网格图和填充所述空白区域。2.根据权利要求1所述的方法，进一步包括：在集成电路中实现所述多个伪鳍单元。3.根据权利要求1所述的方法，其中，所述多个网格中的每一个的尺寸均相等并且均与所述空白区域中的点相对准。4.根据权利要求3所述的方法，其中，根据所述伪鳍单元的尺寸和期望间距来配置所述多个网格中的每一个的尺寸。5.根据权利要求1所述的方法，其中，在所述多个网格中的每一个中设置伪鳍单元进一步包括：在所述多个网格中的每一个中的相同相对位置中设置伪鳍单元。6.根据权利要求1所述的方法，进一步包括：在填充所述空白区域之后，在所述空白区域中确定间隙，其中，所述网格图与所述间隙重叠；以及以扩展的伪鳍单元替代与所述间隙相邻的所述网格中的所述伪鳍单元，其中，所述扩展的伪鳍单元位于所述最小间隔边界以外，并且所述扩展的伪鳍单元包括位于与所述间隙相邻的所述网格中的第一部分和填充所述间隙的第二部分。7.根据权利要求6所述的方法，其中，所述伪鳍单元包括两个边缘部分和标准中心部分，并且所述扩展的伪鳍单元包括两个边缘部分和扩展中心部分，所述扩展中心部分是所述标准中心部分的多倍。8.一种设计集成电路(IC)布局的方法，包括：通过处理器在集成电路布局中确定空白区域，其中，所述集成电路布局包括有源鳍区域，并且通过最小间隔限制区域将所述空白区域与所述有源鳍区域隔开；在所述空白区域中选择起始点；通过所述处理器在所述空白区域和所述最小间隔限制区域之上布置网格图，其中，所述网格图包括完全位于所述空白区域内的多个空白区域网格和至少一部分位于所述最小间隔限制区域之上的多个边界网格，所述多个空白区域网格和所述多个边界网格具有相同的尺寸并且与所述起始点相对准；以及通过所述处理器以下列方式利用多个伪鳍单元填充所述空白区域：将标准伪鳍单元设置在所述多个空白区域网格的每一个中；并且利用扩展的伪鳍单元替代与所述多个边界网格相邻的所述多个空白区域网格的每一个中的所述标准伪鳍单元，其中，所述扩展的伪鳍单元不延伸到所述最小间隔限制区域中，并且所述扩展的伪鳍单元包括位于空...

【专利技术属性】
技术研发人员：柯利昇，蔡旻原，许家荣，林宏隆，杨稳儒，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71