封装上多处理器接地参考单端互连制造技术

提供了封装上多处理器接地参考单端互连。一种包括多芯片模块（MCM）的互连芯片的系统，包括第一处理器芯片、第二处理器芯片以及配置为包括第一处理器芯片、第二处理器芯片和互连电路的MCM封装。第一处理器芯片配置为包括第一接地参考单端信令（GRS）接口电路。第一电气线路集制作在MCM封装内并配置为将第一GRS接口电路耦连到互连电路。第二处理器芯片配置为包括第二GRS接口电路。第二电气线路集制作在MCM封装内并配置为将第二GRS接口电路耦连到互连电路。

【技术实现步骤摘要】
封装上多处理器接地参考单端互连的系统权利声明本申请根据由DARPA所授予的第HR0011-10-9-0008号协议在美国政府支持下做出。美国政府具有本专利技术中的某些权利。本申请是于2013年3月15日所提交的第13/844,570号(代理人案号为NVIDP811/SC-13-0072-US1)的美国申请的部分接续申请案，其全部内容通过援引的方式并入本文。
本专利技术涉及多处理器架构，并且更具体地，涉及封装上(on-package)多处理器接地参考单端互连。
技术介绍
连续几代的计算系统典型地要求性能和集成的等级不断提高。典型的计算系统包括中央处理单元(CPU)、图形处理单元(GPU)、高容量存储器子系统以及接口子系统的集合。接口子系统的集合可配置为与其他设备进行通信，所述其他设备包括提供用户交互的设备、提供物理测量的设备以及对存储系统和其他计算系统提供连通性的设备。常规计算系统典型地通过在单个裸片或“芯片”上实现数目不断增加的处理核心来达到性能和集成的较高等级。附加的高速缓存存储器也可以被添加到每个处理核心并且作为由多个处理核心所共享的资源。因为更多CPU核心、GPU核心、片上高速缓存存储器以及附加的接口块被集成到单个处理器芯片中，所以用于多核心设备的裸片面积的量度一直随着时间而增加。将多个处理核心和其他子系统集成到单个裸片上的一个优势在于，可通过缩放常规设计技术以及利用使能较大电路密度的制作技术的进步来达到高性能。然而，简单地将更多处理核心集成到单个芯片上的一个劣势在于，芯片的制造成本典型地就裸片面积而言不成比例地增加，这增加与每个附加的处理核心相关联的边际成本。更特别地，给定芯片的制造成本典型地是芯片的裸片面积的强函数。在许多情况下，与高度集成的多核心处理器相关联的裸片面积远远高于特性成本拐点(knee)，这导致与多核心处理器相关联的不成比例的成本低效。可替代地，计算系统可由多个独立封装的处理设备来建立；然而，常规芯片对芯片信令技术无法高效地支持与高度集成的多核心设备所共同关联的多处理性能目标。因此，存在对于改进信令和/或与现有技术相关联的其他问题的需要。
技术实现思路
公开了包括多芯片模块(MCM)的互连芯片的系统。系统包括第一处理器芯片、第二处理器芯片以及配置为包括第一处理器芯片、第二处理器芯片和互连电路的MCM封装。第一处理器芯片配置为包括第一接地参考单端信令(GRS)接口电路。第一电气线路(trace)集制作在MCM封装内并配置为将第一GRS接口电路耦连到互连电路。第二处理器芯片配置为包括第二GRS接口电路。第二电气线路集制作在MCM封装内并配置为将第二GRS接口电路耦连到互连电路。附图说明图1A示出根据一个实施例的接地参考单端信令(GRS)系统，其基于飞跨电容器电荷泵实现GRS传送器；图1B示出根据一个实施例的、预充电状态和两个不同的数据依赖型驱动状态中的数据驱动器的操作；图1C示出根据一个实施例的、基于双电容器式电荷泵实现GRS传送器的GRS系统；图1D示出根据一个实施例的、预充电状态中的数据驱动器的操作；图1E示出根据一个实施例的、不同的数据依赖型驱动状态中的数据驱动器的操作；图1F示出根据一个实施例的、基于飞跨电容器电荷泵的接地参考单端数据驱动器的操作；图1G示出根据一个实施例的、基于双电容器式电荷泵的接地参考单端数据驱动器的操作；图2A示出根据一个实施例的示例性接地参考单端接收器；图2B示出根据一个实施例的、配置为解多路复用传入数据的示例性接地参考单端接收器；图3示出根据一个实施例的、配置为实现接地参考单端信令的示例性收发器对；图4A示出根据一个实施例的、包括CMOS电路的接地参考单端数据驱动器；图4B示出根据一个实施例的、与对数据值0进行驱动相关联的预充电状态中的接地参考单端数据驱动器；图4C示出根据一个实施例的、与对数据值1进行驱动相关联的预充电状态中的接地参考单端数据驱动器；图4D示出根据一个实施例的、驱动状态中的接地参考单端数据驱动器；图5A示出根据一个实施例的、包括接地参考单端数据驱动器的两个实例的接地参考单端传送器；图5B示出根据一个实施例的、用于包括两个接地参考单端数据驱动器的接地参考单端传送器的时序；图5C示出根据一个实施例的、用于生成接地参考单端信号的方法的流程图；图6A示出根据一个实施例的、实现为多芯片模块的多处理器系统；图6B示出根据一个实施例的、实现为多芯片模块的经直接连接的多处理器系统；图6C示出根据一个实施例的、实现为多芯片模块的经集线器连接的多处理器系统；图6D示出根据一个实施例的、实现为多芯片模块的经网络连接的多处理器系统；以及图7示出在其中可实现各先前实施例的各架构和/或功能性的示例性系统。具体实施方式提供了用于在组成封装上系统(system-on-package)设备的不同芯片之间的高速单端信令的技术。接地参考驱动器传送具有由相应逻辑状态所确定的极性的脉冲。脉冲穿过信号路径并且由接地参考放大器接收，所述接地参考放大器放大脉冲用于解释为常规逻辑信号。一组接地参考驱动器和接地参考放大器实现高速接口，所述高速接口配置为将组成封装上系统设备的不同芯片互连。由接地参考信令所使能的高速通信有利地改进封装上系统设备内的不同芯片之间的带宽，这相比由常规信令技术所提供的系统使能更高性能和更高密度的系统。本专利技术的实施例实现包括多个不同处理器芯片、一个或多个存储器芯片以及耦连到多芯片封装的特定于特征的芯片的系统。不同芯片之间的互连通过多芯片封装来路由。互连中的至少一个配置为实现接地参考单端信令(GRS)链路，描述如下。GRS数据驱动器实现配置为在相关联的信号线上传送接地参考脉冲的电荷泵驱动器。在一个实现方案中，正电荷的脉冲指示逻辑1，而负电荷的脉冲指示逻辑0。电荷泵驱动器独立于所传送的数据通过迫使瞬态信号电流和接地电流被本地平衡以及通过每半个时钟周期从电源拉动恒定量的电荷来消除与单端信令共同关联的同步开关噪声(SSN)。脉冲由配置为将本地接地信号用作输入参考的共栅极放大器级接收和放大。该配置对共模噪声提供大量免疫，该共模噪声为单端信令中的传送错误的主要来源。第二放大器级将给定的所接收脉冲转译成全摆幅逻辑电压，这允许所接收脉冲被常规逻辑电路适当地解释为一个或两个逻辑状态。在一个实施例中，GRS接收器包括共栅极放大器级、第二放大器级以及配置为在交替的时钟相位期间采集所接收数据的两个存储元件，诸如触发器。GRS收发器包括GRS数据驱动器和GRS接收器。GRS收发器通过GRS数据驱动器传送出站数据并且通过GRS接收器接收入站数据。等时(isochronous)GRS收发器还可以传送具有对于出站数据的固定相位关系的计时信息以及接收具有对于入站数据的固定相位关系的计时信息。GRS互连包括两个不同GRS收发器，其通过制造在共同的多芯片模块封装内的电气线路耦连。图1A示出根据一个实施例的、基于飞跨电容器电荷泵实现GRS传送器110的接地参考单端信令(GRS)系统100。GRS系统100包括GRS传送器110、包括信号线105和接地网络107的传送路径、以及GRS接收器130。在一个实施例中，GRS传送器110包括两个数据驱动器112、114。输入数据信号D0和D1基于时钟信号C本文档来自技高网...

【技术保护点】
一种系统，包括：第一处理器芯片，其配置为包括第一接地参考单端信令（GRS）接口电路；第二处理器芯片，其配置为包括第二GRS接口电路；多芯片模块（MCM）封装，其配置为包括所述第一处理器芯片、所述第二处理器芯片以及互连电路；第一电气线路集，其制作在所述MCM封装内并配置为将所述第一GRS接口电路耦连到所述互连电路；以及第二电气线路集，其制作在所述MCM封装内并配置为将所述第二GRS接口电路耦连到所述互连电路。

【技术特征摘要】
2013.03.15 US 13/844,570;2013.07.19 US 13/946,9801.一种封装上多处理器接地参考单端互连的系统，包括：第一处理器芯片，其配置为包括第一接地参考单端信令GRS接口电路；第二处理器芯片，其配置为包括第二GRS接口电路；多芯片模块MCM封装，其配置为包括所述第一处理器芯片、所述第二处理器芯片以及互连电路；第一电气线路集，其制作在所述MCM封装内并配置为将所述第一接地参考单端信令GRS接口电路耦连到所述互连电路；以及第二电气线路集，其制作在所述MCM封装内并配置为将所述第二GRS接口电路耦连到所述互连电路。2.根据权利要求1所述的系统，其中所述第一接地参考单端信令GRS接口电路包括：第一GRS驱动器电路，其配置为：在第一预充电相位期间预充电第一电容器以存储第一电荷；以及在第一驱动相位期间基于所述第一电荷来驱动相对于接地网络的输出信号；第二GRS驱动器电路，其配置为：在第二预充电相位期间预充电第二电容器以存储第二电荷；以及在第二驱动相位期间基于所述第二电荷来驱动相对于接地网络的所述输出信号；以及接收器电路，其配置为将接地参考单端输入信号转译成相应的逻辑信号，其中所述第一电气线路集包括所述输入信号、所述输出信号以及所述接地网络。3.根据权利要求1所述的系统，其中所述第一处理器芯片包括单个处理器核心和第一级高速缓存。4.根据权利要求1所述的系统，其中所述第一处理器芯片包括两个或更多个处理器核心和相应的第一级高速缓存。5.根据权利要求4所述的系统，其中所述第一处理器芯片进一步包括向量处理器核心。6.根据权利要求4所述的系统，其中所述第一处理器芯片进一步包括数字信号处理器核心。7.根据权利要求1所述的系统，其中所述第一处理器芯片配置为以相对于所述第二处理器芯片的相对高的处理吞吐量进行操作，所述第二处理器芯片配置为以相对于所述第一处理器芯片的较低吞吐量和较低功率进行操作。8.根据权利要求1所述的系统，其中所述第一处理器芯片由高性能制作工艺制造，并且所述第二处理器芯片由低功率制作工艺制造。9.根据权利要求1所述的系统，进一步包括：第一存储器子系统，其包括在所述MCM封装内并配置为包括第三GRS接口电路；第四GRS接口电路，其包括在所述第一处理器芯片内；以及第三电气线路集...

【专利技术属性】
技术研发人员：威廉·J·达利，布鲁切克·库都·海勒尼，约翰·W·波尔顿，托马斯·黑斯廷斯·格里尔三世，卡尔·托马斯·格雷，
申请(专利权)人：辉达公司，
类型：发明
国别省市：美国;US