具有与接触焊盘相重叠的嵌入式金属迹线的衬底的封装件制造技术

本发明专利技术公开了一种封装件以及制造封装件的方法。实施例封装件包括支撑导电柱的集成电路，具有在每个嵌入式金属迹线上的接触焊盘的衬底，接触焊盘宽度大于相应的嵌入式金属迹线宽度，以及将导电柱电连接至接触焊盘的导电材料。在实施例中，接触焊盘与金属迹线在一个方向上相重叠。本发明专利技术还公开了具有与接触焊盘重叠的嵌入式金属迹线的衬底的封装件。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种封装件以及制造封装件的方法。实施例封装件包括支撑导电柱的集成电路，具有在每个嵌入式金属迹线上的接触焊盘的衬底，接触焊盘宽度大于相应的嵌入式金属迹线宽度，以及将导电柱电连接至接触焊盘的导电材料。在实施例中，接触焊盘与金属迹线在一个方向上相重叠。本专利技术还公开了具有与接触焊盘重叠的嵌入式金属迹线的衬底的封装件。【专利说明】具有与接触焊盘相重叠的嵌入式金属迹线的衬底的封装件
本专利技术涉及半导体
，更具体地，涉及具有与接触焊盘(land pad)重叠的嵌入式金属迹线的衬底的封装件。
技术介绍
半导体封装件已经持续地改进以满足高性能、小尺寸以及高速电子应用的新需求。因此，半导体封装件已经由老式的双列直插式封装件(dual in-line package,DIP)演化为最先进的诸如CSP的半导体封装件。因此，可以使用CSP作为它们的部件，以小型化诸如智能电话和平板电脑的电子应用。对于具有高速操作的大量引脚(例如，100+)的封装件或者具有相对较大尺寸芯片的封装件的理想化情况来说，CSP是特别理想化或特别适合的。尽管在半导体工业中，CSP没有明确的定义，但是比半导体芯片尺寸的约120%小的封装件通常被称作CSP。甚至大于芯片尺寸的120%的半导体封装件，诸如球栅阵列(BGA)封装件、接触网格阵列(LGA)封装件以及小轮廓无铅(SON)封装件也可以被认为是CSP。具体地，以下为CSP的实例:在其较低表面上安装焊锡球而不是铅的BGA封装件、在其较低表面上安装接触阵列的LGA封装件以及在其较低表面上安装两个接触阵列而不是铅的SON封装件。在诸如倒装芯片芯片级封装件(flip chip Chip Scale Package, fcCSP)的封装件中，集成电路(IC)可以通过迹线上凸块(bump on trace, B0T)互连件安装在衬底上(例如，印刷电路板(PCB)或其他集成电路载体)。鉴于对更小封装件的需求，经常做出尝试以减小相邻凸块之间的距离，称为凸块间距。一种减小凸块间距的方法是缩小BOT互连件中所使用的金属迹线的宽度。不幸地是，减小金属迹线的宽度会导致不期望或不利的结果。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种封装件，包括:集成电路芯片，支撑导电柱；衬底，具有针对每个嵌入式金属迹线的接触焊盘，接触焊盘宽度大于相应的嵌入式金属迹线宽度；以及导电材料，将所述导电柱电连接至所述接触焊盘。在可选实施例中，相邻的接触焊盘是交错的。 在可选实施例中，将金属氧化物设置在所述导电柱的侧壁上。在可选实施例中，所述接触焊盘宽度小于导电柱宽度。在可选实施例中，接触焊盘长度介于导电柱长度的约70%至所述导电柱长度的约130%之间。在可选实施例中，模塑料和底部填充材料中的至少一个设置为环绕所述导电柱并且位于所述集成电路和所述衬底之间。在可选实施例中，所述衬底为嵌入式图案化工艺衬底并且所述导电材料也将所述导电柱电连接至所述嵌入式金属迹线。在可选实施例中，所述金属迹线具有矩形、梯形和倒梯形中的至少一种，并且由铜、铝、镍、金和银中的至少一种形成。在可选实施例中，所述接触焊盘支撑接合增强部件。在可选实施例中，所述接触焊盘所具有的形状选自以下形状组成的组:矩形、正方形、三角形、梯形、六角形、八边形、椭圆形、阶梯形、钻石形、圆角矩形、双梯形、胶囊形、卵形以及六边端点矩形。根据本专利技术的另一方面，提供了一种封装件，包括:集成电路芯片，支撑金属凸块；衬底，具有针对每个金属迹线的接触焊盘，所述接触焊盘与所述金属迹线在一个方向上相重叠；以及导电材料，将所述金属凸块电连接至所述接触焊盘。在可选实施例中，相邻的所述接触焊盘是交错的，并且所述接触焊盘支撑接合增强部件。在可选实施例中，所述金属凸块包括设置在所述金属凸块的侧壁上的铜和氧化铜，并且接触焊盘长度在金属凸块长度的约70%至所述金属凸块长度的约130%之间。在可选实施例中，所述衬底为嵌入式图案化工艺衬底。在可选实施例中，接触焊盘宽度小于金属凸块宽度。在可选实施例中，将底部填充材料设置为围绕所述金属凸块并且位于所述集成电路和所述衬底之间。根据本专利技术的又一方面，还提供了一种形成封装件的方法，包括:针对衬底中的每个嵌入式金属迹线形成接触焊盘，焊盘宽度大于相应的迹线宽度；以及将集成电路芯片的导电柱电连接至所述接触焊盘。 在可选实施例中，所述方法进一步包括:在所述接触焊盘上方形成接合增强部件。在可选实施例中，所述方法进一步包括:使相邻的接触焊盘交错和/或在所述导电柱的侧壁上形成金属氧化物。在可选实施例中，使底部填充物围绕所述导电柱且在所述集成电路和所述衬底之间流动。【专利附图】【附图说明】为更完整的理解本专利技术实施例及其优点，现将结合附图所进行的以下描述作为参考，其中:图1示出了具有用于参考的半加成工艺(SAP)衬底的封装件的截面图；图2示出了与图1中的封装件的导电柱相关的金属迹线图案的俯视图；图3示出了具有用于参考的嵌入式图案化工艺(EPP)衬底的封装件的截面图；图4示出了与图3中的封装件的导电柱相关的金属迹线图案的俯视图；图5示出了具有嵌入式图案化工艺(EPP)衬底(具有与每个金属迹线相重叠的接触焊盘)的实施例封装件的截面图；图6示出了与图5中的封装件的导电柱相关的接触焊盘和金属迹线图案的俯视图；图7示出了图3的实施例封装件中所使用的接触焊盘中的一个的进一步细节；图8示出了图3的实施例封装件中所使用的接触焊盘的适合形状的实例；图9示出了形成图5的实施例封装件的方法；图10示出了具有嵌入式图案化工艺(EPP)衬底(具有与每个梯形金属迹线相重叠的接触焊盘)的实施例封装件的截面图；图11示出了具有嵌入式图案化工艺(EPP)衬底(具有与每个倒梯形金属迹线相重叠的接触焊盘)的实施例封装件的截面图；图12示出了在与金属迹线相重叠的接触焊盘上方形成的接合增强层的俯视图；图13示出了具有嵌入式图案化工艺(EPP)衬底(具有在与每个金属迹线相重叠的接触焊盘上方形成的接合增强层)的实施例封装件的截面图；图14示出了具有嵌入式图案化工艺(EPP)衬底(具有在与每个梯形金属迹线相重叠的接触焊盘上方形成的接合增强层)的实施例封装件的截面图；图15示出了具有嵌入式图案化工艺(EPP)衬底(具有在与每个倒梯形金属迹线相重叠的接触焊盘上方形成的接合增强层)的实施例封装件的截面图；以及图16至图18共同示出了用于形成图12 (接合增强层的俯视图)中以及图13至图15 (接合增强层的截面层)中描述的接合增强层的所使用的工艺流程。除非另有说明，否则不同附图中的相应标号和符号通常指相应部件。将附图绘制成清楚地示出实施例的相关方面，并且不必成比例绘制。【具体实施方式】下面，详细讨论本专利技术的各个实施例的制造和使用。然而，应该理解，本专利技术提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅用于示出，而不用于限制本专利技术的范围。将针对具体环境描述本专利技术，也即包括迹线上凸块(BOT)互连件的倒装芯片芯片级封装件(flip chip Chip Scale Package, fcCSP)。然而,也可以将本专利技术的概念应用至其他封装件、互连组件以及半导体结构。现参本文档来自技高网...

【技术保护点】
一种封装件，包括：集成电路芯片，支撑导电柱；衬底，具有针对每个嵌入式金属迹线的接触焊盘，接触焊盘宽度大于相应的嵌入式金属迹线宽度；以及导电材料，将所述导电柱电连接至所述接触焊盘。

【技术特征摘要】
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【专利技术属性】
技术研发人员：余振华，李明机，陈承先，曾裕仁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71