半导体存储装置、数据存取方法制造方法及图纸

本发明专利技术提供一种半导体存储装置，该半导体存储装置具备：多个存储机构，由通过多个触发器构成的行缓冲区、和对所述多个触发器进行时钟供给的时钟供给电路构成；时钟控制机构，其对所述时钟供给电路所输出的时钟的开／关进行控制；选择机构，其对所述多个存储机构的输出中的1个进行选择；和控制机构，其对所述时钟控制机构和所述选择机构进行控制。

【技术实现步骤摘要】
本申请主张以在2013年2月27日申请的日本专利申请第2013-036968号为基础申请的优先权，并将该基础申请的内容全部弓I入本申请。
本专利技术涉及半导体存储装置，特别涉及行缓冲区(line Buffer)、数据存取方法。
技术介绍
在一般对数码照相机等的图像数据进行处理的LSI (半导体集成电路)中，搭载有用于对所输入的图像(数据)进行图像加工的图像处理电路(数据处理电路)。在该图像处理电路中，在通过光栅扫描、并且使用纵向的像素进行数据处理的情况下，经常使用行缓冲区，该行缓冲区用于保持I行图像的水平方向的数据。例如，在日本特开2009-246488号公报中，已公开了能够在具备存储I行的图像数据的单端口存储器的行缓冲区中，用与具备双端口存储器的行缓冲区相同的时间来进行读出动作以及写入动作的行缓冲区的技术。行缓冲区大都利用SRAM (Static Random Access Memory,静态随机存取存储器)来安装，但在图像的水平尺寸小的情况下也常见从电路面积的观点出发，利用触发器来安装的情况。一般在利用触发器安装行缓冲区的情况下，作为电路构造，大致分为地址方式和FIFO 本文档来自技高网...

【技术保护点】
一种半导体存储装置，具备：多个存储机构，其由通过多个触发器构成的行缓冲区、和对所述多个触发器进行时钟供给的时钟供给电路构成；时钟控制机构，其对所述时钟供给电路所输出的时钟的开／关进行控制；选择机构，其对所述多个存储机构的输出中的1个进行选择；和控制机构，其对所述时钟控制机构和所述选择机构进行控制。

【技术特征摘要】
2013.02.27 JP 2013-0369681.一种半导体存储装置，具备: 多个存储机构，其由通过多个触发器构成的行缓冲区、和对所述多个触发器进行时钟供给的时钟供给电路构成； 时钟控制机构，其对所述时钟供给电路所输出的时钟的开/关进行控制； 选择机构，其对所述多个存储机构的输出中的I个进行选择；和 控制机构，其对所述时钟控制机构和所述选择机构进行控制。2.根据权利要求1所述的半导体存储装置，其特征在于， 所述控制机构，在数据写入时，将所述多个存储机构中进行写入的存储机构的所述时钟供给电路所输出的时钟控制为开。3...

【专利技术属性】
技术研发人员：西本正辉，
申请(专利权)人：卡西欧计算机株式会社，
类型：发明
国别省市：日本;JP