确定集成电路的接口时序的方法与其相关的机器可读媒体技术

一种确定集成电路的接口时序的方法与其相关的机器可读媒体，该方法包含有：载入该集成电路的一电路设计档案与一时序限制档案，并依据该电路设计档案与该时序限制档案来确定出该电路设计档案的一第一接口端口；确定出该第一接口端口与该电路设计档案内的一特定电路元件之间的一第一传输路径与该第一传输路径上的一负载；依据该第一传输路径与该第一传输路径上的该负载来产生一接口电路档案；以及依据该接口电路档案来计算出该第一传输路径的一第一信号传输时间。

【技术实现步骤摘要】
确定集成电路的接口时序的方法与其相关的机器可读媒体
本专利技术涉及确定一集成电路的一接口时序的方法，尤指一可自动读取出一集成电路的一接口时序的方法与其相关的机器可读媒体。
技术介绍
在电路芯片设计的领域中，当具有一特定功能的电路模块制作完成之后，该电路模块通常会被整合至一电路系统中。换句话说，该电路模块所接收的信号会来自一外部模块，以及所产生的信号要传送至另一外部模块。为了让信号和时钟得以在模块与模块之间正确地传送，因此模块与模块之间的接口时序限制就成为芯片开发者所高度关注的课题。然而，随着科技的进步，越来越多功能会被整合进同一颗芯片中。换句话说，芯片开发者必须花更长的时间来计算出该芯片的接口时序限制，以致造成芯片开发的时间过长，进而降低该芯片开发商的产品竞争力。因此，如何以更快速且精确的方式来计算出一芯片的接口时序限制就成了芯片设计领域中所亟需解决的问题。
技术实现思路
因此，本专利技术的一目的在于提供一可自动读取出一集成电路的一接口时序的方法与其相关的机器可读媒体。依据本专利技术的一第一实施例，其提供了一种确定一集成电路的一接口时序的方法。该方法包含有：载入该集成电路的一电路设计档案与一时序限制档案，并依据该电路设计档案与该时序限制档案来确定出该电路设计档案的一第一接口端口；确定出该第一接口端口与该电路设计档案内的一特定电路元件之间的一第一传输路径与该第一传输路径上的一负载；依据该第一传输路径与该第一传输路径上的该负载来产生一接口电路档案；以及依据该接口电路档案来计算出该第一传输路径的一第一信号传输时间。依据本专利技术的一第二实施例，其提供了一种机器可读媒体，该机器可读媒体储存一程序代码，当该程序代码被一处理器所执行时会执行以下步骤：载入该集成电路的一电路设计档案与一时序限制档案，并依据该电路设计档案与该时序限制档案来确定出该电路设计档案的一第一接口端口；确定出该第一接口端口与该电路设计档案内的一特定电路元件之间的一第一传输路径与该第一传输路径上的一负载；依据该第一传输路径与该第一传输路径上的该负载来产生一接口电路档案；以及依据该接口电路档案来计算出该第一传输路径的一第一信号传输时间。因此，经由自动读取出一集成电路内特定的传输路径与其负载，本专利技术的实施例可以更快速且精确的方式来计算出该集成电路的接口时序限制。附图说明图1为本专利技术一种确定一集成电路的一接口时序的方法的一第一实施例流程图。图2为本专利技术一集成电路的一第一实施例示意图。图3为本专利技术一种确定一集成电路的一接口时序的方法的一第二实施例流程图。图4为本专利技术一集成电路的一第二实施例示意图。图5为本专利技术一种确定一集成电路的一接口时序的方法的一第三实施例流程图。图6为本专利技术一集成电路的一第三实施例示意图。图7为本专利技术一种确定一集成电路的一接口时序的方法的一第四实施例流程图。图8为本专利技术一集成电路的一第四实施例示意图。图9为本专利技术一集成电路的一第五实施例示意图。图10为本专利技术如何确定出一传输路径上的一负载的一第一实施例示意图。图11为本专利技术如何确定出一传输路径上的一负载的一第二实施例示意图。图12为本专利技术处于一晶体管阶层的一接口电路档案的一实施例示意图。符号说明202~212、404~412、602~612、802~812步骤10、30、50、70、90集成电路12、14、32、52、91信号输入端口34、54、72、74、92、93信号输出端口16、36、56、76、94正反器18、20、38、40、58、62、64、78、82、84、95、97、98、99、1002传输路径19、21、39、41、59、63、65、79、83、85、1004负载60、80、96特定端点1006、1008、1010电路元件1012分支电路1200接口电路档案具体实施方式请参考图1以及图2。图1所示为依据本专利技术一种确定一集成电路10的一接口时序的方法200的一第一实施例流程图。图2所示为本专利技术集成电路10的一实施例示意图。为了简化起见，图2中仅示出集成电路10的一第一信号输入端口12、一第二信号输入端口14、一正反器（Flip-flop）16、一数据信号从第一信号输入端口12通往正反器16所经过的一第一传输路径18与第一传输路径18上的一负载19以及一时钟信号从第二信号输入端口14通往正反器16所经过的一第二传输路径20与第一传输路径20上的一负载21，其中负载19可视为第一传输路径18上分支电路所造成的，而负载21可视为第二传输路径20上的分支电路所造成的。请注意，以下实施例所提及的负载均可视为传输路径上的分支电路所造成的。此外，为了简化起见，以下的图示中的传输路径都以一双箭头的虚线来示意。倘若大体上可达到相同的结果，并不需要一定照图1所示的流程中的步骤顺序来进行，且图1所示的步骤不一定要连续进行，也即其他步骤也可插入其中。本实施例的方法200包含有以下步骤：步骤202：载入集成电路10的一电路设计档案（Netlist）22与一时序限制（TimeConstraint）档案24，并依据电路设计档案22与时序限制档案24来确定出电路设计档案22的一第一接口端口、一第二接口端口、一电源端以及一接地端；步骤204：将集成电路10的电路设计档案22从晶体管阶层（TransistorsLevel）或逻辑闸阶层（GateLevel）整合（或转换）为单胞阶层（CellLevel）；步骤206：从该第一接口端口往电路设计档案22的内部搜寻以找出第一个遇到的正反器（Flip-flop）来做为一特定电路元件；步骤208：确定出该第一接口端口与电路设计档案22内的该特定电路元件之间的一第一传输路径与该第一传输路径上的一负载，以及确定出该第二接口端口与电路设计档案22内的该特定电路元件之间的一第二传输路径与该第二传输路径上的一负载；步骤210：依据该第一传输路径与该第一传输路径上的该负载以及该第二传输路径与该第二传输路径上的该负载来产生一接口电路档案26；以及步骤212：依据接口电路档案26来计算出该第一传输路径的一第一信号传输时间以及该第二传输路径的一第二信号传输时间。请注意，本实施例的第一信号输入端口12用来接收一数据信号，以及第二信号输入端口14用来接收一时钟信号，因此第一信号输入端口12以及第二信号输入端口14分别是集成电路10的数据脚（DataPin）和时钟脚（ClockPin），而方法200的目的是要找出集成电路10的第一信号输入端口12以及第二信号输入端口14之间的设置/保持时间（Setup/HoldTime）。换句话说，本实施例的方法200要找出该数据信号从集成电路10的第一信号输入端口12传输到第一个遇到的正反器16的一信号传输时间T1以及该时钟信号从集成电路10的第二信号输入端口14传输到正反器16的一时钟传输时间T2。因此，方法200的步骤内所提到的该第一接口端口、该第二接口端口、该第一传输路径、该第二传输路径、该第一个正反器、该第一信号传输时间以及该第二信号传输时间可分别视为集成电路10的第一信号输入端口12、第二信号输入端口14、第一传输路径18、第二传输路径20、正反器16、信号传输时间T1以及时钟传输时间T2。首先，在步骤202中，本实施例的方法200会载入并读取集成电本文档来自技高网...

【技术保护点】
一种确定一集成电路的一接口时序的方法，包含有：载入所述集成电路的一电路设计档案与一时序限制档案，并依据所述电路设计档案与所述时序限制档案来确定出所述电路设计档案的一第一接口端口；确定出所述第一接口端口与所述电路设计档案内的一特定电路元件之间的一第一传输路径与所述第一传输路径上的一负载；依据所述第一传输路径与所述第一传输路径上的所述负载来产生一接口电路档案；以及依据所述接口电路档案来计算出所述第一传输路径的一第一信号传输时间。

【技术特征摘要】
1.一种确定一集成电路的一接口时序的方法，包含有：载入所述集成电路的一电路设计档案与一时序限制档案，并依据所述电路设计档案与所述时序限制档案来确定出所述电路设计档案的一第一接口端口；确定出所述第一接口端口与所述电路设计档案内的一特定电路元件之间的一第一传输路径与所述第一传输路径上的一负载；依据所述第一传输路径与所述第一传输路径上的所述负载来产生一接口电路档案；以及依据所述接口电路档案来计算出所述第一传输路径的一第一信号传输时间，其中，确定出所述第一接口端口与所述电路设计档案内的所述特定电路元件之间的所述第一传输路径与所述第一传输路径上的所述负载的步骤包含有：从所述第一接口端口往所述电路设计档案的内部搜寻以找出第一个正反器来做为所述特定电路元件，并将耦接在所述第一接口端口与所述第一个正反器之间的路径设定为一第一候选路径；从所述第一个正反器往所述第一接口端口的方向回溯以找出耦接在所述第一接口端口与所述第一个正反器之间的路径设定为一第二候选路径；以及将所述第一候选路径与所述第二候选路径的一共同的路径设定为所述第一传输路径，以及将所述共同的路径上的负载设定为所述第一传输路径上的所述负载。2.根据权利要求1所述的方法，其中，依据所述接口电路档案来计算出所述第一传输路径的所述第一信号传输时间的步骤另包含有：将所述接口电路档案从一单胞阶层的接口电路档案转换为一逻辑闸阶层的接口电路档案。3.根据权利要求1所述的方法，另包含有：从所述第一接口端口往所述电路设计档案的内部搜寻以找出第一个正反器来做为所述特定电路元件。4.根据权利要求1所述的方法，其中，所述第一接口端口为一数据信号输入端点、一时钟信号输入端点、一数据信号输出端点及一时钟信号输出端点的其中之一。5.根据权利要求1所述的方法，另包含有：依据所述电路设计档案与所述时序限制档案来确定出所述电路设计档案的一第二接口端口；确定出所述第二接口端口与所述特定电路元件之间的一第二传输路径与所述第二传输路径上的一负载；其中依据所述第一传输路径与所述第一传输路径上的所述负载来产生所述接口电路档案的步骤包含有：依据所述第一传输路径与所述第一传输路径上的所述负载以及所述第二传输路径与所述第二传输路径上的所述负载来产生所述接口电路档案；其中依据所述接口电路档案来计算出所述第一传输路径的所述第一信号传输时间的步骤另包含有：依据所述接口电路档案来计算出所述第二传输路径的一第二信号传输时间。6.根据权利要求5所述的方法，其中，确定出所述第二接口端口与所述特定电路元件之间的所述第二传输路径与所述第二传输路径上的所述负载的步骤包含有：从所述第二接口端口往所述电路设计档案的内部搜寻所述特定电路元件，并将耦接在所述第二接口端口与所述特定电路元件之间的路径设定为一第三候选路径；从所述特定电路元件往所述第二接口端口的方向回溯以找出耦接在所述第二接口端口与所述特定电路元件之间的路径设定为一第四候选路径；以及将所述第三候选路径与所述第四候选路径的一共同的路径设定为所述第二传输路径，以及将所述共同的路径上的负载设定为所述第二传输路径上的所述负载。7.根据权利要求5所述的方法，其中，所述第一接口端口以及所述第二接口端口中的其中一个接口端口为一数据信号输入端点，而所述第一接口端口以及所述第二接口端口中的另一个接口端口为一时钟信号输入端点。8.根据权利要求5所述的方法，其中，所述第一接口端口为一时钟信号输入端点，而所述第二接口端口为一数据信号输出端点。9.根据权利要求1所述的方法，另包含有：依据所述电路设计档案与所述时序限制档案来确定出所述电路设计档案的一第二接口端口；确定出所述第二接口端口与所述电路设计档案内的一特定端点之间的一第二传输路径与所述第二传输路径上的一负载；确定出所述特定端点与所述特定电路元件之间的一第三传输路径与所述第三传输路径上的一负载；其中依据所述第一传输路径与所述第一传输路径上的所述负载来产生所述接口电路档案的步骤包含有：依据所述第一传输路径与所述第一传输路径上的所述负载、所述第二传输路径与所述第二传输路径上的所述负载以及所述第三传输路径与所述第三传输路径上的所述负载来产生所述接口电路档案；其中依据所述接口电路档案来计算出所述第一传输路径的所述第一信号传输时间的步骤另包含有：依据所述接口电路档案来计算出所述第二传输路径的一第二信号传输时间以及所述第三传输路径的一第三信号传输时间；其中所述第一接口端口为一数据信号输入端点，而所述第二接口端口为一时钟信号输出端点。10.根据权利要求9所述的方法，其中，所述特定端点为所述电路设计档案内的一内部时钟产生端点。11.根据权利要求9所述的方法，其中，确定出所述第二接口端口与所述电路设计档案内的所述特定端点之间的所述第二传输路径与所述第二传输路径上的所述负载的步骤包含有：从所述第二接口端口往所述电路设计档案的内部搜寻所述特定端点，并将耦接在所述第二接口端口与所述特定端点之间的路径设定为一第三候选路径；从所述特定端点往所述第二接口端口的方向回溯以找出耦接在所述第二接口端口与所述特定端点之间的路径设定为一第四候选路径；以及将所述第三候选路径与所述第四候选路径的一共同的路径设定为所述第二传输路径，以及将所述共同的路径上的负载设定为所述第二传输路径上的所述负载。12.根据权利要求9所述的方法，其中，确定出所述特定端点与所述特定电路元件之间的所述第三传输路径与所述第三传输路径上的所述负载的步骤包含有：从所述特定端点往所述电路设计档案的内部搜寻所述特定电路元件，并将耦接在所述特定端点与所述特定电路元件之间的路径设定为一第三候选路径；从所述特定电路元件往所述特定端点的方向回溯以找出耦接在所述特定电路元件与所述特定端...

【专利技术属性】
技术研发人员：余美俪，王鼎雄，罗幼岚，高淑怡，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾;71