基于内存管理单元MMU的统一内外存架构制造技术

本发明专利技术公开了一种基于内存管理单元MMU的统一内外存架构，包括处理器，所述处理器与内存管理单元MMU通信，所述内存管理单元MMU与外部设备通信，所述内存管理单元MMU包括管理模块和存储器控制模块；所述外部设备包括DDR3SDRAM和PCM；所述管理模块包括内存映射模块、内存保护模块和动态数据管理模块；所述内存映射模块包括彼此通信的地址映射模块和映射表，所述内存保护模块和动态数据管理模块均接收地址映射模块发送的数据；它使用多种类型的存储器作为统一内外存架构下混合存储器，用于存放数据和执行程序，利用不同存储器的特点，为系统提供性能好、能耗低的存储功能。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种基于内存管理单元MMU的统一内外存架构，包括处理器，所述处理器与内存管理单元MMU通信，所述内存管理单元MMU与外部设备通信，所述内存管理单元MMU包括管理模块和存储器控制模块；所述外部设备包括DDR3SDRAM和PCM；所述管理模块包括内存映射模块、内存保护模块和动态数据管理模块；所述内存映射模块包括彼此通信的地址映射模块和映射表，所述内存保护模块和动态数据管理模块均接收地址映射模块发送的数据；它使用多种类型的存储器作为统一内外存架构下混合存储器，用于存放数据和执行程序，利用不同存储器的特点，为系统提供性能好、能耗低的存储功能。【专利说明】基于内存管理单元圖U的统一内外存架构
本专利技术涉及一种基于内存管理单元MMU的统一内外存架构。
技术介绍
在传统的计算机存储架构里，计算机的存储系统包括内存和外存两部分，内存主要存放运行时的程序和数据，而外存用于持久性的存放程序和数据，传统的计算机架构参见附图1。当加载执行某个程序时，所用时间为: 【权利要求】1.一种基于内存管理单元MMU的统一内外存架构，其特征是，包括处理器，所述处理器与内存管理单元MMU通信，所述内存管理单元MMU与外部设备通信， 所述内存管理单元MMU包括管理模块和存储器控制模块；所述外部设备包括DDR3SDRAM 和 PCM ； 所述管理模块包括内存映射模块、内存保护模块和动态数据管理模块；所述内存映射模块包括彼此通信的地址映射模块和映射表，所述内存保护模块和动态数据管理模块均接收地址映射模块发送的数据； 所述存储器控制模块包括DDR3SDRAM控制器和PCM控制器，所述存储器控制模块接收内存保护模块和动态数据管理模块发出来的数据，所述DDR3SDRAM控制器与外部设备DDR3SDRAM连接，所述PCM控制器与外部设备PCM连接。2.如权利要求1所述的一种基于内存管理单元MMU的统一内外存架构，其特征是，所述内存映射模块:利用BRAM临时存放映射表，采用两级映射表机制，增加访问空间，系统正常运行时，只把二级映射表放在临时存放映射表BRAM中，把一级映射表放在外部设备PCM中；映射的数据采用多处备份，同时对存入两级的映射表的数据进行ECC校验；两级的映射表均存放在外部设备PCM内，保证掉电后两级的映射表不丢失，在上电后，从外部设备PCM中读出二级映射表数据，装入BRAM中；当二级映射表发生改变时，会立刻更改存放在外部设备PCM中备份的二级映射表信息，保证数据的一致性。3.如权利要求1所述的一种基于内存管理单元MMU的统一内外存架构，其特征是，所述内存保护模块:用于实现对内存空间的保护，当处理器正在运行时，根据程序运行时的参数，由处理器设定能够访问的内存空间，通过FPGA提供硬件保护机制，保证程序能够在安全的内存范围内运行；内存保护模块，同时提供错误和异常处理功能，当进行访存操作，若访存地址超过允许范围，则返回无效数据；若进行程序跳转操作，跳转到非安全区域，则由FPGA实现程序自动跳回指令，阻止程序跳转到非安全区域的位置。4.如权利要求1所述的一种基于内存管理单元MMU的统一内外存架构，其特征是，所述动态数据管理模块:用于检测内存数据的属性以及基于内存数据的属性，判断是热数据还是冷数据，从而决定数据的存放位置是放在DRAM还是PCM中；由于PCM的写寿命有限，所述动态数据管理模块通过PCM Translation Layer对PCM进行损耗均衡的处理；由于DDR3SDRAM需要进行刷新操作，且掉电丢失，所述动态数据管理模块采取数据置换方案，减少异常掉电所产生的危害。在程序运行时，程序分为代码段和数据段，数据段分为只读数据和可读写数据；对代码段和只读数据段，更多的是进行读取操作，这部分内容放在PCM中；而对于可读写的数据，需要根据数据的写操作频率判定数据是否为热数据，若为热数据，则修改它对应的映射表表项数据，把数据地址映射到DDR3SDRAM中，对该热数据的写操作，处理器仅修改DDR3SDRAM中的数据，而由FPGA实现对PCM中原先数据的修改，保证数据一致性，通过FPGA实现数据一致性，避免占用过多的CPU时间，提高CPU的执行效率。5.如权利要求1所述的一种基于内存管理单元MMU的统一内外存架构，其特征是，所述存储器控制模块:需要根据DDR3的操作时序设计DDR3SDRAM控制器，根据PCM的操作时序设计PCM控制器；所述DDR3SDRAM控制器提供对DDR3SDRAM进行读、写访问的接口和所述PCM控制器提供对PCM进行读、写等操作的接口。【文档编号】G06F3/06GK103927130SQ201410095774【公开日】2014年7月16日 申请日期:2014年3月14日 优先权日:2014年3月14日 【专利技术者】贾智平, 张磊, 凌琨 申请人:山东大学本文档来自技高网...

【技术保护点】
一种基于内存管理单元MMU的统一内外存架构，其特征是，包括处理器，所述处理器与内存管理单元MMU通信，所述内存管理单元MMU与外部设备通信，所述内存管理单元MMU包括管理模块和存储器控制模块；所述外部设备包括DDR3SDRAM和PCM；所述管理模块包括内存映射模块、内存保护模块和动态数据管理模块；所述内存映射模块包括彼此通信的地址映射模块和映射表，所述内存保护模块和动态数据管理模块均接收地址映射模块发送的数据；所述存储器控制模块包括DDR3SDRAM控制器和PCM控制器，所述存储器控制模块接收内存保护模块和动态数据管理模块发出来的数据，所述DDR3SDRAM控制器与外部设备DDR3SDRAM连接，所述PCM控制器与外部设备PCM连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：贾智平，张磊，凌琨，
申请(专利权)人：山东大学，
类型：发明
国别省市：山东;37