60GHz通信系统中FFT处理器的重排序模块技术方案

本发明专利技术公开了一种60Hz通信系统中FFT处理器的重排序模块，其具体包括：第一路径选择器、RAM模块、第二路径选择器以及控制模块，所述第一路径选择器的输入端用于输入8路并行的FFT处理器运算结果，RAM模块的输入端与第一路径选择器的输出端相连，第二路径选择器的输入端与RAM模块的输出端连接，第二路径选择器的输出端用于输出排序后的8路并行的FFT处理器运算结果，所述控制模块分别与所述第一路径选择器、RAM模块以及第二路径选择器连接；其处理的过程简单，RAM消耗量为现有技术中该种FFT的重排序模块的一半，并且适用于IEEE802.11.ad协议下8路并行流水线FFT处理器。

【技术实现步骤摘要】
60GHz通信系统中FFT处理器的重排序模块
本专利技术属于短距离宽带通信
，具体涉及一种60GHz通信系统中FFT处理器的重排序模块的设计。
技术介绍
IEEE802.11.ad是60GHz短距离超宽带通信的标准化协议，可以支持数吉比特的传输速率，完全满足高清数据流下载、高清视频播放等应用。该协议具有四种物理层模式，其中一种采用OFDM(正交频分复用)调制，另外三种采用单载波调制。对于OFDM调制，FFT(快速傅立叶变换)是其核心计算之一。对于单载波调制，FFT则广泛用于信道均衡模块。对于大多数频域抽样的FFT，输入为正常顺序，而输出为位倒序，为了使后级电路正常工作，一般需要一个重排序模块将该位倒序输出转换为正常顺序的输出。IEEE802.11.ad协议的单载波模式的符号率为1.76GBaud,需要后级模块的吞吐率达到1.76GSps。但是1.76GHz的时钟频率几乎是不可能实现，也难以找到具有如此高时钟频率的模数转换器，而220MHz是一个可以接受的时钟频率。若FFT处理器采用220MHz的时钟频率，那么该FFT处理器就需要能够处理8路并行数据。IEEE802.11.ad协议的数据块长度为512，因此FFT处理器需要处理512点的FFT。可见，其后级的重排序模块为了与前级FFT处理器保持相同的吞吐率并使用相同的时钟，也就必须能够处理8路并行的数据。FFT处理器输出的8路并行数据的下标按时间排列如图5所示。针对流水线型FFT，为了使下标如图5所示的位倒序排列的输出数据变为正常顺序，目前现有技术中多采用两组RAM，每组RAM包含8个64点的双口 RAM，使用乒乓操作的方式在两组RAM之间来回切换，交替进行读写操作。对于点数较多的FFT处理器，这种重排序结构会消耗过多RAM，在ASIC设计中会显著提高面积和功耗。
技术实现思路
本专利技术所要解决的技术问题是针对上述现有技术中FFT处理器的重排序模块存在的缺点而提出一种60Hz通信系统中FFT处理器的重排序模块。本专利技术解决其技术问题采用的技术方案是:60Hz通信系统中FFT处理器的重排序模块，具体包括:第一路径选择器、RAM模块、第二路径选择器以及控制模块，所述第一路径选择器的输入端用于输入8路并行的FFT处理器运算结果，RAM模块的输入端与第一路径选择器的输出端相连，第二路径选择器的输入端与RAM模块的输出端连接，第二路径选择器的输出端用于输出排序后的8路并行的FFT处理器运算结果，所述控制模块分别与所述第一路径选择器、RAM模块以及第二路径选择器连接。 进一步的，所述控制模块包括sel_in产生模块、sel_out产生模块、地址产生模块以及有限状态机模块，所述有限状态机模块用于接收计数信号cnt以及重排序使能信号reorder_en产生状态信号mode,所述状态信号mode经过第--级寄存器Dl产生读状态信号rd_mode作为地址产生模块以及sel_out产生模块的输入信号,所述读状态信号rd_mode经过第二一级寄存器D2产生写状态信号wr_mode作为sel_in产生模块的输入信号，所述状态信号mode经过第三一级寄存器D3产生读使能信号rd_en，所述重排序使能信号reorder_en经过两级寄存器2D产生写使能信号wr_en,所述读使能信号rd_en、写使能信号wr_en作为RAM模块的输入信号；所述sel_in产生模块用于输出路径选择信号sel_in,所述路径选择信号sel_in作为第一路径选择器的输入信号；所述sel_out产生模块用于输出路径选择信号sel_out，所述路径选择信号sel_0Ut作为第二路径选择器的输入信号；所述地址产生模块用于输出读地址信号rd_addr，所述读地址信号rd_addr经过第四一级寄存器D4产生写地址信号wr_addr,所述读地址信号rd_addr、写地址信号wr_addr作为RAM模块的输入信号。更进一步的，所述计数信号cnt输出到控制模块中的所有模块，其中输出到sel_out产生模块和地址产生模块上的cnt信号为cnt+Ι，其中cnt在O?63中反复计数。更进一步的，所述sel_in产生模块包括写模式O和写模式I ;当写状态信号wr_mode = O时为写模式O,在写模式O下产生的路径选择信号sel_in为:sel_in[i]=1-cnt[5:3]；当写状态信号wrjnode = I时为写模式1，在写模式I下产生的路径选择信号sel_in 为:sel_in[i]=对(i_cnt[3:5])做位倒序；其中i对应为RAM模块中RAM的标号，i = O?7，路径选择信号sel_in[i] = j表示第j条路径与第i个RAM连接。更进一步的,所述地址产生模块包括读模式O和读模式I ;当读状态信号rd_mode=O时为读模式O,在读模式O下产生的读地址信号rd_addr为:rd_addr[i] = cnt ；当读状态信号rd_mode = I时为读模式I,在读模式I下产生的读地址信号rd_addr 为:rd_addr [i] = {1-cnt[3:5], cnt [0:2]}其中i对应为RAM模块中RAM的标号，RAM模块中的所有RAM使用相同地址，i =O?7。更进一步的，所述sel_out产生模块包括读模式O和读模式I ;当读状态信号rd_mode = O时为读模式O,在读模式O下产生的路径选择信号sel_out为:sel_out[i]=i+cnt[5:3]；当读状态信号rd_mode = I时为读模式I,在读模式I下产生的路径选择信号sel_out 为:sel_out [i] = cnt [3:5] +对 i 做位倒序；其中i为路径标号，i = O?7,路径选择信号sel_out[i] = j表示第i条路径与第j个RAM连接。更进一步的，所述有限状态机模块包括状态O、状态I和状态2 ;当复位信号rst_η = O时进行复位,进入状态O,此时,状态信号mode = O,读使能信号rd_en = O ;当重排序使能信号reorder_en = I且计数信号cnt = 60时,进入状态I，此时，状态信号mode取反；当下一个时钟上升沿时进入状态2，此时，读使能信号rd_en = I ；当重排序使能信号reorder_en = I且计数信号cnt = 60时再次进入状态I,此时,状态信号mode取反；否则当cnt = 61时返回状态O,此时，mode = O, rd_en = O。本专利技术的有益效果:本专利技术一种60Hz通信系统中FFT处理器的重排序模块通过采用一组RAM模块来实现对FFT处理器运算结果进行排序，其处理的过程简单，并且RAM模块包括8个64点的双口 RAM，其RAM消耗量为现有技术中有关讨论该种FFT的重排序模块的一半，其吞吐率能够达到1.76GSps，并且适用于IEEE802.11.ad协议下8路并行流水线FFT处理器。【附图说明】图1FFT处理器重排序模块的顶层架构图；图2有限状态机模块的状态转移图；图3读模式和写模式的调度示意图；图460GHz通信系统中FFT处理器布局布线后图；图5为FFT的8条路径的输出下标按时间排列；图6为写模式O下写入8块RAM的FFT输出的下标按本文档来自技高网...

【技术保护点】
60Hz通信系统中FFT处理器的重排序模块，其特征在于，具体包括：第一路径选择器、RAM模块、第二路径选择器以及控制模块，所述第一路径选择器的输入端用于输入8路并行的FFT处理器运算结果，RAM模块的输入端与第一路径选择器的输出端相连，第二路径选择器的输入端与RAM模块的输出端连接，第二路径选择器的输出端用于输出排序后的8路并行的FFT处理器运算结果，所述控制模块分别与所述第一路径选择器、RAM模块以及第二路径选择器连接。

【技术特征摘要】
1.60Hz通信系统中FFT处理器的重排序模块，其特征在于，具体包括:第一路径选择器、RAM模块、第二路径选择器以及控制模块，所述第一路径选择器的输入端用于输入8路并行的FFT处理器运算结果，RAM模块的输入端与第一路径选择器的输出端相连，第二路径选择器的输入端与RAM模块的输出端连接,第二路径选择器的输出端用于输出排序后的8路并行的FFT处理器运算结果，所述控制模块分别与所述第一路径选择器、RAM模块以及第二路径选择器连接。2.如权利要求1所述的60Hz通信系统中FFT处理器的重排序模块，其特征在于，所述控制模块包括sel_in产生模块、sel_out产生模块、地址产生模块以及有限状态机模块，所述有限状态机模块用于接收计数信号cnt以及重排序使能信号reorder_en产生状态信号mode，所述状态信号mode经过第一一级寄存器Dl产生读状态信号rdjnode作为地址产生模块以及sel_out产生模块的输入信号,所述读状态信号rd_mode经过第二一级寄存器D2产生写状态信号wr_mode作为sel_in产生模块的输入信号,所述状态信号mode经过第三一级寄存器D3产生读使能信号rd_en,所述重排序使能信号reorder_en经过两级寄存器2D产生写使能信号wr_en,所述读使能信号rd_en、写使能信号wr_en作为RAM模块的输入信号；所述sel_in产生模块用于输出路径选择信号sel_in,所述路径选择信号sel_in作为第一路径选择器的输入信号；所述sel_0Ut产生模块用于输出路径选择信号sel_0Ut，所述路径选择信号Sel_out作为第二路径选择器的输入信号；所述地址产生模块用于输出读地址信号rd_addr，所述读地址信号rd_addr经过第四一级寄存器D4产生写地址信号wr_addr,所述读地址信号rd_addr、写地址信号wr_addr作为RAM模块的输入信号。3.如权利要求2所述的60Hz通信系统中FFT处理器的重排序模块，其特征在于，所述计数信号cnt输出到控制模块中的所有模块，其中输出到sel_0Ut产生模块和地址产生模块上的cnt信号为cnt+1,其中cnt在O~63中反复计数。4.如权利要求2所述的60Hz通信系统中FFT处理器的重排序模块，其特征在于，所述sel_in产生模块包括写模式O和写模式1 ;当写状态信号wr_mode...

【专利技术属性】
技术研发人员：王超，严余伟，傅晓宇，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51