一种半导体器件(1)，包括半导体衬底(5)、层间绝缘膜(10)、多个布线层(12a、12b和12c)、第一硬质膜(20a)和电气焊盘(30)。半导体衬底(5)具有半导体元件(50)。层间绝缘膜(10)布置在半导体衬底(5)上方。多个布线层(12a、12b、12c)布置在层间绝缘膜(10)中。第一硬质膜(20a)布置在层间绝缘膜(10)上方，且第一硬质膜(20a)比层间绝缘膜(10)更坚硬。电气焊盘(30)布置在第一硬质膜(20a)上方，且电气焊盘(30)用于外部连接。电气焊盘(30)包括下层焊盘(30a)、上层焊盘(30b)和第二硬质膜(32)。
【技术实现步骤摘要】
半导体器件
本公开内容涉及一种半导体器件。
技术介绍
传统地，将电气焊盘提供在其中形成半导体元件的半导体器件的上部。电气焊盘与探针接触以检测半导体元件的性能，或对其进行引线接合连接。例如，具有这一配置的半导体器件在 JP-A-2010-153901(对应于 US2003 / 0173667A1 和 US2003 / 0173668A1)中公开。在JP-A-2010-153901中，公开了一种半导体器件(集成电路)。在该半导体器件中，布线区域形成在衬底上，具有多个开口的钝化层形成在布线区域上，且接合焊盘通过该多个开口连接至布线区域。接合焊盘具有第一引线接合区域和第二引线接合区域。JP-A-2010-153901中电气焊盘的尺寸大于正常电气焊盘的尺寸。本公开内容的专利技术人发现了以下内容:在其上部具有电气焊盘的半导体器件中，由于探针插入电气焊盘中或由于在执行接合时对电气焊盘产生冲击，电气焊盘可能被刮切(scraped)或可能变薄。当电气焊盘变薄时，来自外部的应力容易地传输至电气焊盘的下层，从而在电气焊盘下方易于产生例如破裂或类似的难题。在JP-A-2010-153901中，电气焊盘的尺寸很大，且探测和接合在不同位置执行。然而，当剧烈冲击一次施加至电气焊盘时或当冲击重复施加时，该冲击可能不被电气焊盘吸收。应力可能传输至电气焊盘的下层从而可能产生破裂。
技术实现思路
本公开内容的一个目的是提供一种半导体器件，其抑制朝向电气焊盘底部的应力传输。根据本公开内容的一个方面，半导体器件包括半导体衬底、层间绝缘膜、多个布线层、第一硬质膜和电气焊盘。半导体衬底具有半导体元件。层间绝缘膜布置在半导体衬底上方。多个布线层布置在层间绝缘膜中。第一硬质膜布置在层间绝缘膜上方。第一硬质膜比层间绝缘膜更坚硬。电气焊盘布置在第一硬质膜上方并用于外部连接。电气焊盘包括下层焊盘、上层焊盘和第二硬质膜。与上层焊盘相比，下层焊盘布置成离半导体衬底较近。上层焊盘布置成离半导体衬底较远。第二硬质膜布置在下层焊盘和上层焊盘之间。第二硬质膜具有导电性且比下层焊盘和上层焊盘更坚硬。根据以上半导体器件，可抑制朝向电气焊盘下部的应力传输。【附图说明】通过参照附图的下述详细描述，本专利技术的上述和其它目的、特征和优点将变得更加清楚。在附图中:图1为示出根据第一实施例的半导体器件的截面图；图2A至2C为示出根据第一实施例的半导体器件的制造过程的截面图；图3A至3B为示出根据第一实施例的半导体器件的制造过程的截面图；图4A至4B为示出根据第一实施例的半导体器件的制造过程的截面图；图5为示出下层焊盘的厚度、第二硬质膜的厚度和破裂产生之间的关系的示图；以及图6为示出第一硬质膜的厚度和破裂产生率之间的关系的示图。【具体实施方式】(第一实施例)本公开内容的第一实施例将解释如下。如图1所示，在本实施例中的半导体器件I中，例如横向扩散MOS (LDMOS)、绝缘栅型双极晶体管(IGBT)等多个半导体元件50形成在绝缘体上硅(SOI)衬底5上。在半导体元件50上，层间绝缘膜10、布线层12a至12c、第一硬质膜20a、阻挡金属层22、和电气焊盘30依序形成。SOI衬底5例如由SOI层2、P型支撑衬底3和掩埋氧化物膜4配置而成。由N型硅配置而成的SOI层2和P型支撑衬底3通过掩埋氧化物膜4进行结合。SOI衬底5对应于半导体衬底的一个实例。在本公开内容中，半导体衬底(例如，SOI衬底5)的厚度方向对应于垂直方向(即向上和向下的方向)。因此，当假设半导体衬底中两个主表面中的一个对应于由层间绝缘膜10和布线层12a至12c层叠的表面时，两个主表面中的那一个对应于向上的方向。主表面中的另一个(对应于具有P型支撑衬底3的表面)对应于向下的方向。在半导体元件50上，形成层间绝缘膜10。层间绝缘膜10由旋涂玻璃(SOG)膜、硼磷硅酸盐玻璃(BPSG)膜、正硅酸乙酯(TEOS)膜或类似膜构成。在层间绝缘膜10中，第一布线层12a、第二布线层12b和第三布线层12c依序从SOI层2处形成。布线层12a至12c主要包括例如铝(Al)。此外，在层间绝缘膜10中，提供多个过孔14，且布线层12a至12c中的每一层和半导体元件50通过过孔14电连接。第一硬质膜20a形成在层间绝缘膜10和布线层12a至12c上方，以便第一硬质膜20a覆盖层间绝缘膜10和布线层12a至12c。第一硬质膜20a的杨氏模量为240GPa。第一硬质膜20a由钝化膜形成，其比主体部，例如层间绝缘膜10的TEOS膜更坚硬。钝化膜对应于例如氮化娃膜。顺便指出，层间绝缘膜10的主体部的杨氏模量小于第一硬质膜20a的杨氏模量。例如，TEOS膜的杨氏模量为70GPa。第一硬质膜20a包括P-SiN膜，其通过等离子体化学气相沉积(CVD)的方法提供，且具有约1.Ομπι的厚度。在第一硬质膜20a上，层叠氧化硅膜20b以改进与阻挡金属膜22的粘接强度。氧化硅膜20b包括例如TEOS膜，其通过CVD的方法或类似方法提供，且具有约0.23 μ m的厚度。阻挡金属膜22形成在氧化硅膜20b上。具体地，阻挡金属膜22层叠在氧化硅膜20b上以便阻挡金属膜22在至少一个接合区域X中几乎覆盖氧化硅膜20b。阻挡金属膜22布置成抑制用于电气焊盘30中的Al、对应于接合材料的Au或类似材料的金属迁移。阻挡金属膜22由具有相对高的熔点的材料构成，且对应于例如钛、钛合金(例如氮化钛和钛钨)、钨、钨合金、铜、铜合金、钽、钽合金、锆、或锆合金。阻挡金属膜22可包括两种或更多种类型的层。例如，可能是0.1 μ m厚度的氮化钛膜和0.02 μ m厚度的钛膜层叠在阻挡金属膜22中。在阻挡金属膜22上方(对应于第一硬质膜20a的上侧)，将电气焊盘30提供成与外部连接。例如接合部40的导电部可连接在电气焊盘30的上侧上。顺便指出，图1为接合部40被连接之前的示图。图4B为接合部40被连接之后的示图。电气焊盘30包括下层焊盘30a和上层焊盘30b。与上层焊盘30b相比，下层焊盘30a布置成离半导体衬底(对应于下侧)较近。上层焊盘30b布置在下层焊盘30a上方。第二硬质膜32布置在下层焊盘30a和上层焊盘30b之间。第二硬质膜32具有导电性且电连接下层焊盘30a和上层焊盘30b。第二硬质膜32比下层焊盘30a和上层焊盘30b更坚硬。第二硬质膜32层叠在下层焊盘30a上以便第二硬质膜32在至少一个接合区域X中几乎覆盖下层焊盘30a的上表面。此外，还层叠下层焊盘30a以至少在接合区域X中覆盖阻挡金属膜22。顺便指出，接合区域X对应于接合部40与电气焊盘30连接的区域，且将其暴露至表面保护膜42的外部而不被表面保护膜42覆盖。下层焊盘30a和上层焊盘30b例如为杨氏模量小于SOGPa的膜。下层焊盘30a和上层焊盘30b主要由铝、铝合金或类似材料构成。第二硬质膜32为杨氏模量等于或大于SOGPa的膜。第二硬质膜32主要包括钛、钛合金、钨、钨合金、铜、铜合金、钽、钽合金、锆、锆合金或类似材料。如图1所述，下层焊盘30a配置成比上层焊盘30b更厚。第二硬质膜32在垂直于SOI衬底5的一个表面的截面中布置在电气焊盘30的中心部的上方。即，第二硬质膜32在电气焊盘30的厚度方向上布置在本文档来自技高网...
【技术保护点】
一种半导体器件(1)，包括：具有半导体元件(50)的半导体衬底(5)；布置在所述半导体衬底(5)上方的层间绝缘膜(10)；布置在所述层间绝缘膜(10)中的多个布线层(12a、12b、12c)；布置在所述层间绝缘膜(10)上方的第一硬质膜(20a)，所述第一硬质膜(20a)比所述层间绝缘膜(10)更坚硬；以及布置在所述第一硬质膜(20a)上方且用于外部连接的电气焊盘(30)，其中所述电气焊盘(30)包括：布置成离所述半导体衬底(5)较近的下层焊盘(30a)；布置成离所述半导体衬底(5)较远的上层焊盘(30b)；以及布置在所述下层焊盘(30a)和所述上层焊盘(30b)之间的第二硬质膜(32)，并且其中所述第二硬质膜(32)具有导电性且比所述下层焊盘(30a)和所述上层焊盘(30b)更坚硬。
【技术特征摘要】
2013.01.07 JP 2013-000608;2013.11.05 JP 2013-229501.一种半导体器件(1)，包括: 具有半导体元件(50)的半导体衬底(5)； 布置在所述半导体衬底(5)上方的层间绝缘膜(10)； 布置在所述层间绝缘膜(10)中的多个布线层(12a、12b、12c)； 布置在所述层间绝缘膜(10)上方的第一硬质膜(20a)，所述第一硬质膜(20a)比所述层间绝缘膜(10)更坚硬；以及 布置在所述第一硬质膜(20a)上方且用于外部连接的电气焊盘(30)， 其中所述电气焊盘(30)包括: 布置成离所述半导体衬底(5)较近的下层焊盘(30a)； 布置成离所述半导体衬底(5)较远的上层焊盘(30b);以及布置在所述下层焊盘(30a)和所述上层焊盘(30b)之间的第二硬质膜(32)，并且其中所述第二硬质膜(32)具有导电性且比所述下层焊盘(30a)和所述上层焊盘(30b)更坚硬。2.根据权利要求1所述的半导体器件(I)， 其中所述下层焊盘(30a)比所述上层焊盘(30b)更厚，并且 其中所述第二硬质膜(32)在所述电气焊盘(30)的厚度方向上布置在所述电气焊盘(30)的中心的上方，所述厚度方向垂直于所述半导体衬底(5)的表面。3.根据权利要求1所述的半导体器件(I)，进一步包括...
【专利技术属性】
技术研发人员：泽田刚一，田中靖士，
申请(专利权)人：株式会社电装，
类型：发明
国别省市：日本;JP
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